Jump to content

    

lexx

Свой
  • Content Count

    249
  • Joined

  • Last visited

Community Reputation

0 Обычный

About lexx

  • Rank
    Местный

Recent Profile Visitors

2454 profile views
  1. Тема началась с троллинга, а привело к хлестанию по щекам всех и каждого.
  2. Возникает вопрос, а для чего вообще форсировать фсм с целями проверки состояний. Ведь проверка для того и существует чтобы удостовериться, что машина состояний может сама переходить и возвращаться согласно описанию.
  3. Судя по коду, просто предположение Вход со знаком, там еще 4 бита висит, и возможно автор кода сделал ошибку при проверке на отрицательные числа или что-то еще. Было явно указано 22 бита, при 26-ти битном входе, без использования кастинга.
  4. Если сами дошли до layout то все good. Более чем похвально. А прототипирование, это нормальный и необходимый этап разработки на пути к ASIC. Это только на FPGA вы можете что, как-то поменять, а тут, один раз и все...
  5. Присутствует что-то с чем-то, это ни о чем не говорит. Некоторые куски могли и остаться. Разберитесь с no_clock сперва и запросите напрямую по поводу удвоенной частоты, все ошибаются. Как вы задали констрейн на частоту?
  6. Зачем здесь if-else в принципе? Гораздо более уместным выглядит case и default. Не говоря уж про readability. Если "а" сделать one-hot, то и тайминги и площадь будут лучше.
  7. Вообще-то для чтения никаких специальных функций не нужно, достаточно просто путь прописать. Для установки нового значения поверх старого используйте force, как упомянуто выше.
  8. Проблема сопоставления кода всегда включает в себя человеческий фактор, поэтому только formality и ему подобное.
  9. Априори да. "А что, так можно было?"
  10. А если что-то в итоге не заработает как было промоделировано, то кто за это отвечает?
  11. Так или иначе все равно придётся использовать $dumpvars или подобное, в зависимости от того чем читать будете. Это стандартная практика, начало и конец чтения по events из кода или напрямую можно указать время.
  12. Сделайте регистр размера 3200 и доступ по индексу через +: . Будет чистый Verilog
  13. В случае если покрытие сделано только для покрытия и бессмысленно для тестирования. В реальности - рандом по сценарию и UVM.
  14. Делайте сразу нормально на гитхабе. Иначе обречено на очередную помойку.