

lexx
Свой-
Posts
341 -
Joined
-
Last visited
Reputation
0 ОбычныйAbout lexx
-
Rank
Местный
Контакты
-
ICQ
Array
Recent Profile Visitors
-
Verilog объявление глубины массивов
lexx replied to dimka76's topic in Языки проектирования на ПЛИС (FPGA)
Можно также объявить как: logic [31:0] mem [16]; -
Cadence. Онлайн курсы.
lexx replied to lexx's topic in Разработка цифровых, аналоговых, аналого-цифровых ИС
Если будет возможность подкиньте курс по conformal и primetime (сейчас не вспомню полное название), спасибо -
Вы скорее всего сделали его IDR, т.е. первый ключевой, возможно поэтому заголовки повторяются (хотя там ногу сломит в реализации), нужно про Intra only. Можно поиграться с параметрами, но раз результат устраивает, то лучше остановиться на этом.
-
Обычно меняется величина квантователя для каждого макробока. Т.е. сперва устанавливается первоначальное усредненное значение, исходя из получаемого битстрима, и далее железо само вычисляет применительно к текущему макроблоку.
-
Verilog задать разрядность констант параметром
lexx replied to Varenik711's topic in Языки проектирования на ПЛИС (FPGA)
Нет, пока ещё 2001 Verilog -
Verilog задать разрядность констант параметром
lexx replied to Varenik711's topic in Языки проектирования на ПЛИС (FPGA)
reg A = 'b1; -
Синтез конвейерного кода с blackbox function
lexx replied to vv_gulyaev's topic in Среды разработки - обсуждаем САПРы
Если функция формализуема в pipeline не проще ли её переписать на Verilog/HDL, а то, тут работает, а там нет, как это вообще можно отправлять на релиз? -
Циклический сдвиг на Verilog
lexx replied to alexx188's topic in Языки проектирования на ПЛИС (FPGA)
Первые работают со знаком (автоматически подставляют 1 или 0 в зависимости от msb. Использовать если у вас переменная объявлена как signed), вторые обыкновенный сдвиг. -
А вы думаете в России такой недостаток схемотехников, что они готовы возить их сюда из UMC за 20, это скорее производство, чем дизайн-центр.
-
https://www.kommersant.ru/doc/4995271
-
Автоматизированная чистка кода Verilog/VHDL?
lexx replied to Koluchiy's topic in Работаем с ПЛИС, области применения, выбор
Как раз формальная верификация (Formality или Conformal) даст гарантию, что 2 кода идентичны. Будет куча особенностей, но все в принципе решаемо. -
Чисто практически, есть ограничения софта по количеству элементов и сопутствующие проблемы по разводке всего этого. Но по факту, это решается разделением на блоки еще на стадии планирования кристалла.
-
SV вложенный modport
lexx replied to RobFPGA's topic in Языки проектирования на ПЛИС (FPGA)
Аналогично происходит при линт проверке, куча ошибок. Синтез же dc самостоятельно удаляет не используемые порты. -
Детский вопрос по присваиванию
lexx replied to alexPec's topic in Языки проектирования на ПЛИС (FPGA)
Verilog довольно "короткий" язык, там не так и много шаблонов, особенно если мы говорим о синтезируемой области. Можно, что угодно говорить, но поиски "своего" пути это как этап обучения и рано или поздно приходишь к насыщению, повторно использовать "странные" конструкции языка всего лишь потеря времени. -
Детский вопрос по присваиванию
lexx replied to alexPec's topic in Языки проектирования на ПЛИС (FPGA)
++ можно использовать только в блокирующем присваивании. Применяйте только то в чем уверены на 100%, чем проще, тем лучше.