

lexx
Свой-
Content Count
315 -
Joined
-
Last visited
Community Reputation
0 ОбычныйAbout lexx
-
Rank
Местный
Контакты
-
ICQ
Array
Recent Profile Visitors
-
Я при обращении по AXI делал счётчик, который инкрементировал или декрементировал по grant и bresp. Нельзя точно сказать когда данные будут в DDR пока значения счётчика не будут равны нулю. Либо считать максимально допустимое значение счётчика, при заранее известном объёме передаваемых данных. Если используется port_id, то bresp также обладает id и порядок записи с разными id в этом случае не гарантирован. После возврата bresp мастеру данные обязаны быть в DDR или контроллер сам решает это на своём уровне, но если результат отличается, то имплементация отличается от стандарта. Как вариант, переходите на OCP, там таких проблем нет.
-
дисконнект на PCI
lexx replied to GAYVER's topic in Работаем с ПЛИС, области применения, выбор
Я не сильно силён в PCI, но разве доступ к памяти не подразумевает, что данные могут быть приняты и переданы с прерываниями. Потом у DDR есть refresh, в течении которого он как бы не доступен. -
Правильный set_multicycle_path
lexx replied to new123's topic in Языки проектирования на ПЛИС (FPGA)
Да. Если у вас есть нагрузка на выход, то путь сигнала на setup рассчитывается в 2 тактовых сигнала. Т.е. по сути тактовым у вас будет делитель частоты на 2, причем зависимый от основного. Но hold так и останется 1. Не проще ли в середине вставить регистр для временного хранения, с multycycle (если это не входной сигнал с длинной выдержкой) внутри проекта возможны проблемы. -
Замена Siemens (Mentor Graphics) Model (Questa) Sim
lexx replied to MaratZuev's topic in Среды разработки - обсуждаем САПРы
Каждому свое, в свое время привлек тем, что первым из временных диаграмм может сам показывать (по клику на событие на временной диаграмме) причину изменения сигнала в коде, перепрыгивая по иерархии проекта, при этом в коде также отображается текущее значение сигнала (но это я и у каденса вроде видел). Много разных фич, как для дебага в целом, так и на уровне гейтов. С ним нужно поработать какое-то время и потом уже с него не слезешь. -
Замена Siemens (Mentor Graphics) Model (Questa) Sim
lexx replied to MaratZuev's topic in Среды разработки - обсуждаем САПРы
Ну вот у нас как-то так. Симулятор от Cadence, дебаггер от Synopsys, причем эта пара была еще тогда когда он им не принадлежал. P.s. меня терзают смутные сомнения, а тот ли verdi ? -
Замена Siemens (Mentor Graphics) Model (Questa) Sim
lexx replied to MaratZuev's topic in Среды разработки - обсуждаем САПРы
Не путаю, причем тут vcs, подключаете pli и делаете dump напрямую в fsdb. И причем тут spyglass? Найдите мне хотя бы одно упоминание про spyglass в брошуре о verdi https://www.synopsys.com/verification/debug/verdi.html. Уберите из него все лишнее и оставьте только IDE По сравнению с simvision это как Автоваз и Мерседес, он очень удобен, вы наверное просто с ним плотно не работали. -
Замена Siemens (Mentor Graphics) Model (Questa) Sim
lexx replied to MaratZuev's topic in Среды разработки - обсуждаем САПРы
Пара Xcelium с Verdi очень удобны для работы. В принципе, работать можно со всем, но тут прям другой уровень для дебага. -
Реализация TCP/IP с DHCP на SV
lexx replied to poehavshiy's topic in Работаем с ПЛИС, области применения, выбор
В дополнение: Мне кажется импорт структур лучше производить в заголовке модуля, что-то вроде: module arp_vlg_tx import arp_vlg_pkg::*; #(parameter ...) (input logic ... ); Причина: после импорта package будет проинициализирован во всех файлах после первого. В таком случае возможен вариант перезаписи уже существующих структур данных. Проще это делать внутри модуля, но тогда порты не смогут использовать готовые структуры. Решением как раз будет являться закидываением его в заголовок модуля, такти образом он будет существовать только внутри данного конкретного модуля. P.S. Добавьте assertion и формальной верификации. Это покажет работу с гораздо лучшей стороны и поможет самим верифицировать проект, без привлечения тестовых последовательностей. -
вывод изображения на VGA
lexx replied to Maverick_'s topic in Языки проектирования на ПЛИС (FPGA)
Начните с простого, действительно ли вы пишете туда куда нужно и можете ли вы это потом прочесть. -
Разработка и тестирование IP-блоков
lexx replied to starley's topic in Ищу работу
Прям завидно так, человек растёт и расширяет области. А в моей реальности (ASIC), более половины времени уходит на верификацию, интеграцию текущих и саппорт уже сделанных проектов. -
Сложение signed разной разрядности
lexx replied to gosha's topic in Языки проектирования на ПЛИС (FPGA)
Используйте 'sd или 'sh, разрядность в битах можно опустить. -
Недавно у каденса было, если порт является константой, то рекомендуют его как раз через параметр задавать. Хотя подтяжку к земле трудно назвать константой.
-
Маловероятно. Параметры обычно подставляются во время компиляции проекта, по крайней мере, так об этом пишут мануалы на синтезаторы. Но если скан цепочка уже проведена, то удалить конечно её уже проблематично.
-
Ставьте половину тактового сигнала, не ошибётесь.
-
Редакторы HDL
lexx replied to zorromen's topic in Среды разработки - обсуждаем САПРы
Дебаггер - Verdi, редактор - gvim. Система - удалённый сервер на linux, без возможностей прямого доступа.