Возникает вопрос, а для чего вообще форсировать фсм с целями проверки состояний. Ведь проверка для того и существует чтобы удостовериться, что машина состояний может сама переходить и возвращаться согласно описанию.
Судя по коду, просто предположение
Вход со знаком, там еще 4 бита висит, и возможно автор кода сделал ошибку при проверке на отрицательные числа или что-то еще.
Было явно указано 22 бита, при 26-ти битном входе, без использования кастинга.
Если сами дошли до layout то все good. Более чем похвально.
А прототипирование, это нормальный и необходимый этап разработки на пути к ASIC.
Это только на FPGA вы можете что, как-то поменять, а тут, один раз и все...
Присутствует что-то с чем-то, это ни о чем не говорит. Некоторые куски могли и остаться.
Разберитесь с no_clock сперва и запросите напрямую по поводу удвоенной частоты, все ошибаются.
Как вы задали констрейн на частоту?
Зачем здесь if-else в принципе? Гораздо более уместным выглядит case и default. Не говоря уж про readability.
Если "а" сделать one-hot, то и тайминги и площадь будут лучше.
Вообще-то для чтения никаких специальных функций не нужно, достаточно просто путь прописать.
Для установки нового значения поверх старого используйте force, как упомянуто выше.
Так или иначе все равно придётся использовать $dumpvars или подобное, в зависимости от того чем читать будете.
Это стандартная практика, начало и конец чтения по events из кода или напрямую можно указать время.
