Verilog довольно "короткий" язык, там не так и много шаблонов, особенно если мы говорим о синтезируемой области. Можно, что угодно говорить, но поиски "своего" пути это как этап обучения и рано или поздно приходишь к насыщению, повторно использовать "странные" конструкции языка всего лишь потеря времени.
