Jump to content

    

lexx

Свой
  • Content Count

    284
  • Joined

  • Last visited

Community Reputation

0 Обычный

About lexx

  • Rank
    Местный

Контакты

  • ICQ
    Array

Recent Profile Visitors

3023 profile views
  1. Тактирование заряжает ёмкости цепей, плюс токи утечки по питанию.
  2. Нужен ID, т.е. таки он как бы платный. Под бесплатным понимается доступность для потребителя, поскольку ранее абсолютно все было только за деньги. С одной стороны, оно как бы и свободно, а с другой - только для "своих". Прямых ссылок нет, доступ через support.cadence.com -> learning -> online courses P.S. по окончанию курса идет тест (тест и раньше был бесплатен, но как с доступом на данный момент я не знаю) и после прохождения всего сертификат (подтверждаемый) / беджик для вставки, как в LinkedIn или просто как электронная ссылка (также подтверждаемые).
  3. Некоторое время назад Cadence открыла бесплатный доступ к онлайн курсам по продуктам, а также Verilog/SV/VHDL/SystemC. Для доступа нужно официальным пользователем (доступ через страницу саппорта).
  4. Аналогично. У меня слишком большой зоопарк компиляторов, нужно 100% решение. Но с другой стороны - довольно много банков памяти и нужно переделать мультиплексирование между ними.
  5. Осуществляется доступ к внутренней памяти между двух блоков, в зависимости от значений только один из них работает с памятью в такт времени. Возможно ли сделать мультиплексирование (синтезируемое) между двумя masters к одному slave (sram) внутри интерфейса? Примеров куча, но, как пишут, синтезируемыми являются только функции.
  6. По факту - он "чище" логику делает. После десятка синтезов обычного DC результат не может пройти Formality (timing либо сходимость), с next версией таких проблем не было. По идее DCG как раз лучше при работе с большими блоками и SRAM, поскольку если делать первоначальный netlist, то он не учитывает размещения и это может привести к проблемам. Мне приходилось дизайн делить на части и синтезировать снизу вверх, с экстрацией параметров и пересинтезом. В итоге результат без размещения получается хорошо, быстрая верификация, синтез, ECO, но потом плачут другие. Так, что решили отдать все на сторону, не хватает специалистов на такую узкую область.
  7. Мне кажется сперва кое на чем остановиться: Размер чипа и способность его самому реализовать и Кому вы отдаете его на синтез. В случае синтеза из исходного RTL DCG flow позволит вам более гибко реализовать чип, чем при использовании netlist-а. Если размер чипа мал и есть кому его делать, то конечно внешная реализация только увеличит стоимость, но как уже было сказано, надо считать. И опять же, вы сами сможете полность реализовать чип, у вас есть опыт работы с фабрикой ? Воруют конечно многие, но если компания занимающаюся реализацией и закупившая лицензии на это и людей имеющих это делать, то какой ей смысл в этом, если после этого она теряют клиентов. Обратитесь к большим, тот же Синопсис например, я думаю, они смогут в ходе обсуждений рассказать как они это осуществляют и оценить стоимость работ/лицензий. Констрейны являются неотемлемой частью дизайна и я говорю о проектах, которые предварительно проверены, также в процессе реализации возможно что-то изменить (что чаще всего и возникает на этапе сборки чипа). Для этого есть ограничения компании, плюс к этому, вся работа происходит через удаленный доступ (есть целый раздел приложений для этого), где у вас отсутсвует всяческая возможность получить данные (printscreen можно ограничить на локальной машине). При правильно выстренном процессе работе это не мешает.
  8. Как раз отдать синтез на сторону является нормальной идеей и на данный момент это общий тренд. Естественно, код, как минимум, должен по тайминги проходить начальный синтез. Линты и верификация на вашей стороне. От исполнителя только синтез до кристалла, включая dft. В стоимость включается не только DC, но также Formality, размещение на кристалле и тестирование. Плюс, на это нужны знающие люди, отлаженный процесс и машины.
  9. А так всегда будет. На одного ресерчера нужно 3 инженера, к каждому из них по 2 тестировщика, team & project lead для контроля и коммуникаций. Если доводить проект до конца, то еще вагон людей на backend.
  10. Обычно используется удалённый доступ к рабочим станциям без возможности скачивания данных с машины, только на загрузку. Или, в идеале, тонкий клиент, где у вас попросту ничего нет, работа на удалённой машине, данные в облаке.
  11. Сделайте еще один регистр, который меняет значение после reset, флаг того что действие было произведено. Исходный reset устанавливается только, если флаг еще не был установлен.
  12. Обновление даже 1го компонента приведёт к повторному тестированию всей системы в целом. Использование FPGA позволяет шанс на ошибку, и если система работает, то обычно её не трогают. Есть ли смысл в этом? Потраченная сумма и время не компенсируют получаемых преимуществ.
  13. Т.е. необходимо верифицировать FPGA с прошивкой, что он функционально соответствует исходному ТЗ и стандартам описываемым в ТЗ? Но в теме нет стандартов...
  14. Грубо говоря, вы можете в любом месте вставить свою функцию, и она начнёт работу с нулевого времени. Событием для выполнения может быть как время, так и любое изменение сигнала. В коде нет main, указан только верхний уровень иерархии, а все остальное исполняется в параллели, все вместе, одновременно.
  15. Это ущербной ТЗ, получается оно уже привязано к некой архитектуре. А должно быть абстрактным, С или какой другой язык с комментариями идеально подходит к этому ввиду простоты понимания и читабельности.