Jump to content

    

lexx

Свой
  • Content Count

    253
  • Joined

  • Last visited

Community Reputation

0 Обычный

About lexx

  • Rank
    Местный

Контакты

  • ICQ
    Array

Recent Profile Visitors

2625 profile views
  1. Как предположение, гугл довольно слаб в железе. Возможно таким образом происходит некий отбор проектов или мелких групп под покупку.
  2. Не нашел отдельного раздела для новостей за пределами форума, но может кому-то это будет интересно.
  3. Не скажу и именно по FPGA, но Synopsys не рекомендует использовать атрибуты синтеза.
  4. One hot - только один валидный бит в один момент времени. Имплементация проще в этом случае.
  5. Перейдите на one hot. Это быстрее, чем текущий if-else. И сделайте констрейны на тактовой сигнал, синтезатор хотя бы попытается все это привести к нужному виду. Без настоящего клока, синтез только получит функцию, без каких-либо оптимизаций.
  6. Для этого в заголовке памяти есть раздефинишн всего и уже потом правильные значения. Довольно трудно проконтролировать, особенно с разными разработчиками, какой timescale они ввели. Во избежание зоопарка лучше его вводить сверху, за исключением отдельных блоков. Программа это отдельно, я имею ввиду начальное значение памяти кэша. Если у вас не ноль, то при обращении к нему результат будет неизвестным, в итоге весь процессор сваливается в неизвестность, может выйдет, а может и нет.
  7. Не совсем согласен с timescale в каждом файле. Он не нужен для синтеза, только симуляция, лучше вынести наверх в скрипт запуска. И этот весёлый 'hx во внутренней SRAM кэша процессора, при отсутствии инициализации в начале симуляции.
  8. Для уточнения: ячейка называется clock_enable, clock_gating технология автоматической вставки латчей в clock порт регистра. Если же у вас именно clock_gating, то зачем его вставлять руками?
  9. Это сколько по времени занимает разработка и релиз, если только на производство с подготовкой уйдет почти год?
  10. Возникает вопрос, а для чего вообще форсировать фсм с целями проверки состояний. Ведь проверка для того и существует чтобы удостовериться, что машина состояний может сама переходить и возвращаться согласно описанию.
  11. Судя по коду, просто предположение Вход со знаком, там еще 4 бита висит, и возможно автор кода сделал ошибку при проверке на отрицательные числа или что-то еще. Было явно указано 22 бита, при 26-ти битном входе, без использования кастинга.
  12. Если сами дошли до layout то все good. Более чем похвально. А прототипирование, это нормальный и необходимый этап разработки на пути к ASIC. Это только на FPGA вы можете что, как-то поменять, а тут, один раз и все...