Jump to content

    

lexx

Свой
  • Content Count

    229
  • Joined

  • Last visited

Community Reputation

0 Обычный

About lexx

  • Rank
    Местный

Recent Profile Visitors

2336 profile views
  1. Может что-то из констрейнов не было задано, или же клоки с разной частотой и, в итоге, расходятся?
  2. Честно говоря я не видел исходную книгу, но SV рассказан и показан на примерах с возможными вариантами синтеза, а также в чем преимущество SV над просто V в данном конкретном случае и какие варианты corner case могут быть. На данный момент это лучшая книга по SV для синтеза.
  3. У этого же автора есть свежее продолжение по SystemVerilog.
  4. False path лучше не использовать - при синтезе не будет никаких констрейнов, только логика.
  5. Разговор шёл про pre-processing на стороне ASIC как основной сценарий, автор упомянул, что роль алгоримов обработки на FPGA довольно мала.
  6. Всегда можно сделать это отключаемым. Как normal и bypass mode. Если расскажете что за тип, разрядность и размер данных,я думаю у кого-то будет больше идей. Возможно чем-то из данных можно пожертвовать, и опять же, сделать режим с полной и уменьшению разрядностью. Не надо кодеки, это на самом деле сложно. Нужен процессор, очень много верификации и 28 нм для 1080p 30fps это самый минимум. Что-то простое, еще проще.
  7. Проще было бы конечно пожать на стороне передатчика и потом уже передавать, даже если и loseless. В принципе не шибко сложными алгоритмами можно в половину снизить битрейт.
  8. При синтезе все равно будет как блокируещее, так что не понимаю упорства.
  9. Симуляция не покрывает, только формальная верификация.
  10. А нет этих правил, можно интерпретировать как баг синтеза. Бывали случаи когда синтезатор даже неправильно интерпретировал имена регистров, только для одной версии. Для FPGA можно и так посмотреть, в случае с ASIC есть Formality. В последнем проекте: ncsim, vivado, dc и Formality, как один пакет (по чипу потом все сошлось) выдавали одно, а вот результат Zebu отличался. Причем это был как SystemVerilog (в чем я еще могу согласится), но и чистый Verilog.
  11. Не стоит все гнать на индусов, этих достаточно по обе стороны. Если продукт прошёл внутреннее тестирование, то дело не в кодинге.
  12. Верилог сам по себе не чёткий язык. Он позволяет слишком многое, даже то что невозможно сделать в реальности. Вы используете неправильные конструкции языка, однако синтезатор предполагает это и адаптирует ваш код. Если же, к примеру, запустите линт, то он уже в свою очередь выдаст это как ошибка. Кстати SystemVerilog и использование always_ff (и так далее) как раз запретят такое применение, с этой точки зрения он более строг, чем чистый Verilog.
  13. Попробуйте обновить 1 бит/байт в слове.
  14. С точки зрения памяти запись наиболее проблемное место. Посмотрите в описании сколько максимально (размер слова) читается/пишется за один запрос памяти, это будет ширина буфера, далее читайте вниз по памяти до заполнения квадрата и потом обратно в память. P.S. расположение картинки может быть как 1D, линейное, так и 2D. По сути также линейное, но размер по ширине ограничивается размером страйда.
  15. Открытая, производительная и без багов. Выберите любые 2. Хорошее никогда бесплатным не будет, это не софт. Из последнего только OpenRisc вылизан, но ему уже более 14-ти лет