Перейдите на one hot. Это быстрее, чем текущий if-else.
И сделайте констрейны на тактовой сигнал, синтезатор хотя бы попытается все это привести к нужному виду. Без настоящего клока, синтез только получит функцию, без каких-либо оптимизаций.
Для этого в заголовке памяти есть раздефинишн всего и уже потом правильные значения. Довольно трудно проконтролировать, особенно с разными разработчиками, какой timescale они ввели. Во избежание зоопарка лучше его вводить сверху, за исключением отдельных блоков.
Программа это отдельно, я имею ввиду начальное значение памяти кэша. Если у вас не ноль, то при обращении к нему результат будет неизвестным, в итоге весь процессор сваливается в неизвестность, может выйдет, а может и нет.
Не совсем согласен с timescale в каждом файле. Он не нужен для синтеза, только симуляция, лучше вынести наверх в скрипт запуска.
И этот весёлый 'hx во внутренней SRAM кэша процессора, при отсутствии инициализации в начале симуляции.
Для уточнения: ячейка называется clock_enable, clock_gating технология автоматической вставки латчей в clock порт регистра.
Если же у вас именно clock_gating, то зачем его вставлять руками?
Возникает вопрос, а для чего вообще форсировать фсм с целями проверки состояний. Ведь проверка для того и существует чтобы удостовериться, что машина состояний может сама переходить и возвращаться согласно описанию.
Судя по коду, просто предположение
Вход со знаком, там еще 4 бита висит, и возможно автор кода сделал ошибку при проверке на отрицательные числа или что-то еще.
Было явно указано 22 бита, при 26-ти битном входе, без использования кастинга.
Если сами дошли до layout то все good. Более чем похвально.
А прототипирование, это нормальный и необходимый этап разработки на пути к ASIC.
Это только на FPGA вы можете что, как-то поменять, а тут, один раз и все...
