В Альтере - чем меньше цифра, тем быстрее. У Xilinx - чем меньше цифра, тем медленнее, включая возможное снижение частот на трансиверах и LVDS сигналах.
Когда-то передавал, ориентировался на результат в бесплатном менторовском вьювере. В CAM350 открывался бред, но на производстве проблем не возникло. Там вроде открывают какими-то специализированными производственными тулами.
Спасибо за скрипт! Автоматизация это хорошо :)
Авторы выложили инструкцию по работе с аллегро:
https://www.pcblibraries.com/forum/uploads/3/Allegro-OrCAD_PCB_Import_Instructions_2020-06-16_10-33-03.zip
В частности там есть указание, как убрать варнинги при сохранении падстеков с неметаллизированными отверстиями (нужно включить пользовательские опции padstack_nowarning_drill и padstack_nowarning_display).
Также для правильной работы скриптов может потребоваться включение опции orcad_no_new_design_form (из форума, в инструкции этого нет).
Уважаемые гуры, таки в чем "рисуем параметрическое 3D"? Насколько я понял, один из главных кандидатов - HFSS?
Интересно, а интеловские картинки в an766.pdf - из какой среды моделирования? Там довольно подробно у них все, жаль только текст, а самих моделей нет.
https://www.intel.com/content/dam/www/programmable/us/en/pdfs/literature/an/an766.pdf
Спасибо за отклик! Измерительные порты подключаются непосредственно к переходной структуре, или к дорожкам на некотором расстоянии от него?
Результатом моделирования являются S-параметры структуры? Можно ли получить TDR-график, показывающий место изменения импеданса, или это не особо полезно?
Можно пример, о чем речь?
Подскажите по более простой ситуации: в чем можно промоделировать следующие высокоскоростные структуры, а также какие модели для этого нужны:
- переходные на дифф. паре с общим антипадом;
- вырезы под проходным конденсатором/парой конденсаторов;
- вырезы под SMD пинами разъема, антипады вокруг TH пинов разъема.
Понимаю, что ответов более одного, особенно насчет применяемого софта. Хотел бы услышать мнения тех, кто реально это моделирует, а не просто знает по рекламе, что это делается в SystemSI.
Особенно интересно, есть ли решения с параметризуемыми размерами геометрии падов / антипадов / вырезов для оптимизационного поиска?
Я имел ввиду, что может не быть смысла пытаться совместить доставку, т.к. ее цена быстро растет в зависимости от веса.
А так да, JLC хороший вариант для плат до 6 слоев и для шаблонов. Если бы еще не доставка :)
Интересно, что с ростом сложности снижается выгода по сравнению с Россией. Для двуслоек цены совершенно недостижимые, для 4 и 6 слоев до 102x102мм тоже, а вот далее с ростом размера, наличия покрытий и пр на 6 слоях выгода становится все меньше и меньше.
Такого быть не должно, т.к. синхронизация не затрагивает свойства, не указанные в конфигурационных файлах.
Я бы исследовал ситуацию на примере - задать свойство, сделать синхронизацию, искать момент пропадания свойства.
Скорее всего из-за него. Побитие происходит при импорте констрейнов в схему (здесь свойства бьются) и экспорте затем обратно в плату (сюда приходят побитые свойства, если процесс синхронизации считает, что они в схеме валидны).
Какие свойства побились? Заодно посмотрите genfeed.log - там видно, какой файл plxBA.txt используется.
Ускоренная доставка - это какой перевозчик? DHL?
По поводу совместной доставки - у JLC быстро растет стоимость доставки в зависимости от расчетного веса посылки, поэтому особого смысла может и не быть.
Общепринято мнение об очень высокой стоимости тулов для проектирования микросхем. Синтез, P&R, физические разные тулы - понятно. Уникальная ниша, относительно мало клиентов, короче, дешевыми быть не могут.
А вот интересно, сколько стоит симулятор класса Xcelium?
Фактически сталкивались с тем, что Резонит в такой ситуации делает пересчет на 5 класс?
Если придираться, то формально от полигона соблюден необходимый зазор. Почему тот факт, что пин частично перекрывается полигоном должен привести к включению пина в состав полигона? У себя в CAM-редакторе Резонит видит пины и полигоны и может отличить одно от другого. Более того, их проверка правил также скорее всего это учитывает; она и не должна сливать пины с полигонами.
