Перейти к содержанию

    

Flood

Свой
  • Публикаций

    761
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Flood

  • Звание
    Знающий

Посетители профиля

4 134 просмотра профиля
  1. Горячая линия по САПР Cadence Allegro

    Для всех таких архивов "папочка" видна как заштрихованный прямоугольник, под которым - ссылка на Yandex Disk. Не очень понятно, но найти можно. Но самое неприятное, что для всех ссылок "Превышен лимит скачивания". Т.е. ссылки фактически не работают.
  2. Впечатляет! Лучше видел только в каких-то видео от Dell - там вообще рендер платы был трудноотличим от реальности. Однако, в Вашей компании или очень высокие стандарты качества, или очень либеральные сроки, т.к. не совсем понятно, оправдана ли трата времени тополога на создание настолько подробных моделей (виртекс со всеми конденсаторами, компанудом и межкристальными стыками). Я еще понимаю, если бы это делал отдельный человек, занятый на MCAD или визуализации.
  3. Оффтопик: какие приятные 3D-модельки :) Негде такими разжиться? Это самодельные, не от производителей?
  4. Это заказные платы для майнинга. Производитель TUL, но на их сайте по этим платам информации нет. Я бы взял себе такую, но надеюсь на еще большее падение цен в связи с рецессией крипторынка :) Объем производства таких и аналогичных им плат - более 5000 штук (насколько я знаю, чип для майнинга был выпущен под SCD). Не исключено, что немалая их часть будет распродаваться из-за возникших проблем с окупаемостью.
  5. Почтовые посредники существуют много-много лет. Что в этом нового?
  6. Не понятно только, с какого процента наценки начинается "разводить клиента на бабки, на горячую". По факту, сегодня в электронщике цена на этот компонент 510 руб при партии от 10 штук и срок 9 раб. дней. И это цена с НДСом. По сравнению с самоввозной ценой в 419 рублей - вполне сравнимо. Если честно, не вижу никакого повода для паники.
  7. Какая-то левая демагогия. Немало ситуаций, когда нужно точно тот же софт, на котором когда-то производилась сборка. Например, для получения идентичного имеющемуся битстрима из набора исходников.
  8. Само собой, никаких описаний в BSDL нет (и, как правило, не бывает, т.к. работа идет через private-инструкции или как-то еще).
  9. В плисах Xilinx (в том числе и не сконфигурированных) по JTAG можно читать различные конфигурационные и статусные регистры - состояние конфигурации (режим конфигурирования, сконфигурирован или нет, состояния выделенных ножек, были ли ошибки и т.п.), серийный номер, а также инфу с АЦП - некоторые напряжения питания, температуру кристалла. А что можно получить через JTAG с не загруженного прошивкой Stratix IV / V, не считая IDCODE ?
  10. Xilinx повышает цены

    Интересно, судя по таблице свинцовые Virtex 4, Virtex 6, Virtex 7 подорожают, а свинцовые же Virtex 5 - нет. Кому-то на свинцовом процессе особенно хорошо зашли именно пятые?
  11. Нужна модель IBIS-AMI. Выдают по запросу. https://www.xilinx.com/support/answers/60114.html
  12. Спасибо! Во всех случаях к сигналу data125 будут предъявляться временные требования как к цепи на 250МГц. Это нормально? И неизбежно?
  13. Понятно, что с FIFO проще, но хотелось бы один раз правильно освоить технику работы с синхронными доменами, дабы потом не задавать вопросов. Тема достаточно стандартная, неужели нет каких-то примеров реализации? Берем простой пример - отношение тактовых 2:1 (1:2 по ширине). Скажем, 1 байт 250МГц в 2 байта 125МГц. Режим работы - непрерывный (все такты валидны) или более сложный пакетный (есть сигналы sof, eof, valid, часть тактов пустые). A. Переход узкой шины из быстрой частоты 250 в широкую шину низкой частоты 125. Каждый первый валидный такт (в случае непрерывной передачи) происходит буферизация слова с шины, каждый второй такт собирается полное широкое слово и выставляется строб для чтения низкочастотным доменом. Вопросы: 1. Строб будет стоять половину низкочастотного такта, причем эта половина будет рандомно попадать то на передний фронт, то на задний низкой частоты. Будет ли это работать? Как это констрейнить? 2. Можно организовать трехбуферную схему и удерживать строб с данными в течение двух тактов высокой частоты. Нужно ли так делать? 3. Требуется ли сразу защелкивать принятые на низкой частоте данные в этом домене? Нужно ли ставить два триггера последовательно? B. Переход широкой шины низкой частоты 125 в узкую шину быстрой частоты 250. Для непрерывного режима можно считать, что данные на низкой частоте всегда валидны. Возможный сигнал строба со стороны НЧ стоял бы непрерывно в единице. Как забирать половинки данных на высокой частоте, правильно попадая в такты низкой частоты (т.е. начинать забирать полуслово строго по переднему фронту низкой частоты)? Статья отличная, но о другом. Меня интересует случай перехода шины между доменами синхронных кратных частот. Можно делать это через FIFO как для асинхронного случая, но существует более эффективный метод, которому я и хотел бы научиться.
  14. Может есть какая-то статья по этому поводу? Все-таки это не так просто, как может показаться на первый взгляд, особенно для перехода с быстрого клока (узкой шины) на медленный с более широкой шиной. Хотя и наоборот есть нюансы. Хорошо бы почитать что-то готовое, заведомо правильное на эту тему.