Jump to content

    

Мур

Свой
  • Content Count

    1086
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Мур

  • Rank
    Профессионал
  • Birthday 08/06/1955

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

6269 profile views
  1. ...Пока вывод такой ,- проблема в высокой версии Ква. Q11.1 легко дает информацию по Worst-Case. Считаю, что такая информация весьма полезна для оптимизации архитектуры и я ,видимо, еще не почувствовал в Q18 инструментарий, который помогает делать аналогичное. Если есть подсказки по теме,- буду рад! Спасибо!
  2. Обратил внимание, что при наличии .SDC(там описан только clk!) в проекте и установке флажка в Asignments после полной сборки не дает список критичных путей(Worst-Case Timing Paths), тормозящих проект! Почему такое возможно? Что-то важное я пропускаю... Прошу помощь студии корифеев.
  3. Огромное спасибо! У меня просто разная почта дома и на работе... Регистрация на корпоративной проблемна.. ...Тут народ поделился QuestaSim! Это роднее...))) Переключился с надеждой... Однако она показывает , что не определен SV модуль Думаю, что справлюсь
  4. А можно ссылку? Раза 2 уже лазил по сайту ....и с поиском. Нифига нет! Там регистрация?
  5. Вопрос только симуляции. По семйству Cylone V там уже есть библиотека Мне не нужно вести полную сборку. F_F_T.vhd есть. Он топовый.
  6. Я вижу. Вопрос, как породить эту библиотеку под единственный SV модуль?
  7. Это если запускать симуляцию из КВА... И дает вышеописанную ошибку. Делая руками смену на SystemVerilog в установках ошибок уже нет в конце. В браузере вместо красного креста становится восклицательный знак. Можно пробовать симуляцию? F_F_T_tb.vhd Даю симуляцию Initialize Simulation и вываливает ошибку # ELBREAD: Error: Design unit auk_dspip_r22sdf_top instantiated in F_F_T.F_F_T_IP_fft_ii_0 not found in searched libraries: F_F_T. # ELBREAD: Error: Elaboration process completed with errors. # Design: Error: Elaboration failed # Error: asim: cannot select specified top-level
  8. Последние 10 лет в Альтере живу... Попробую. Хотя незамысловатый бенч уже есть. Тут выясняется еще одна интересная особенность. Собираемый проект в Ква в Алдеке спотыкается в .SV на синтаксические ошибки типа. Они с МоделСимом как сговорились!... Палки вставлять в компиляцию в места, где вообще ошибок быть не может... "И на самом интересном месте!" Может такой слабенький компилятор с SV?...
  9. Хм... Ну а криптованные файлы исходников (для того IP и денег стоят! )? С ними как? С библиотеками все в порядке!..
  10. Так тут-то и спрятан секрет! Просто перенос исходников(большинство их криптовано) ничего не даст. Значит секрет в настройках среды в части где брать на сайте (Библиотеки IP и аппаратные компоненты для Altera) и как их корректно цеплять (?), чтобы зашифрованные исходники понимались компилятором. Пока этого не сделать, никакой симуляции, как я понимаю, быть не может... Какой минимальный набор требуется для движения к цели? Поставил Active-HDL 10.1 для игр с вашим вариантом.... Очень надеюсь на прогресс. Спасибо!
  11. Дезориентирован... Народ, кто в теме, начиная с какого Квартуса у пользователя появилась возможность работать с элементной базой CYСLONE V E ? В моей Q11.1 можно выбрать только из перечня GX. Казалось бы,- самые простые FPGA 5CEFAXXXX и их надо бы в первую очередь давать для пользования ... Посмотрел, такая же картина и в Q12... Начиная с какой версии E подсемейство можно явно задавать для проектирования? И в чем смысл такой политики? Спасибо!
  12. 1. Значит ли это, что именно для случая отсутствия(где это посмотреть?) Mixed HDL Simulation предназначены рекомендации в ссылке .../198686 ? 2. Отдельная компиляция руцями проблемных модулей оставляет в папке /simulation/submodules недостающие для симуляции файлы .hex ? И тогда следующий пуск симуляции будет корректным. Так?
  13. Я дурею!.. Как все запущено!.. Я вам очень благодарен! Вы мне открыли глаза на новые горизонты... Спасибо!
  14. Приветствую корифеев ПЛИС! С наступающим Новым Годом! Лет 15 назад (еще в версии Q9.8) я пользовался FFT в своей работе. А тут потребовалось... Понял, что сейчас все изменилось и добиться симуляции, чтобы вспомнить Авалоновские временные, не так просто. Даже на этапе генерации IP увидел странную вещь,- кроме привычных VHDL файлов в наборе присутствует .SV и потому его пришлось подключать в явном виде в перечень сборки тестового проекта. Увидел необходимый ресурс для моего FFT 32k отсчетов и частоту тактирования в 152МГц Но самое интересное было на этапе ModelSim. Как всегда более строгая среда ModelSim стала возмущаться тонкостями, которые Ква не замечал. Вроде поборол... Но тут пошли сомнения, ведь мультиязыковая сборка .vhd + .sv доступна Из Квесты. Так ли это?.. А пока я уперся в стену. На всякий случай даю архив... Может я тоже где-то еще начудил? Спасибо за комментарии. F_F_T001.qar
  15. Об этой книге я узнал именно здесь.. https://www.twirpx.org/search/ Но там она заблокирована. Так что это скорее всего индивидуально...