Jump to content

    

Мур

Свой
  • Content Count

    1054
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Мур

  • Rank
    Профессионал
  • Birthday 08/06/1955

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

6027 profile views
  1. Хм.. действительно! Куда же я смотрел тогда?.. Извините! Бес попутал...
  2. Напомню, то анонсировалась архитектура 10го семейства с 64-разрядными ARM-ядрами, оптикой во внешний мир и Gen3 PCIe. ....В итоге туда врулили интеловские процы, которые архитектурно консервативнее и, как итог, затратнее по площади и потреблению
  3. https://www.cnews.ru/news/top/2020-10-09_amd_potratit_za_30_mlrd_na_pokupku Будет как с Альтерой... Хилые зачахнут! Эх!...
  4. А я вам опишу пример, когда тебя ставят на перепутье подобного рода. Это когда есть базовый объемный проект, которому более 10 лет и приводить его в современный вид - терять время. И строчка IEEE.STD_LOGIC_ARITH.all мелькает довольно часто. Вот тут совершенствования прежнего решения неизбежно опускают тебя в прошлый век. Надо просто знать все подводные камни.. Ну это все фигня по сравнению с необходимостью перехода из BDF в HDL, чтобы получить все прелести симуляции на ModelSim. Вот тут кривизна Ква встает в полный рост!
  5. "Жизнь диктует свои суровые законы!" О. Бендер Когда существует конфликт библиотек и есть желание пользоваться их благами, то вам неизбежно придется крошить архитектуру на более мелкие сущности как минимум по числу необходимых библиотечных сервисов.
  6. Мне приходилось последние 10 лет сопровождать чужие проекты без бенчей и имеющих фрагментарные(5%) комменты. Эта задача была успешной только благодаря моим глубоким бенчам. Чужой код постигал благодаря ревизии поведения. Так что восстановить понимание для меня просто прогоном сопроводительного тест-бенча. Хорошо, если есть куцый ТЗ, а если нет, то только Бенч раскрывал мне внутренности чужого дизайна! Более того,- находил чудные ошибки, которые предыдущий разработчик отлаживал только "на железе" под SignalTab и не мог видеть все подробности... Мне уже не нужны комментарии. Для себя я конечно делаю комментарии, но в них описываю прежде всего "для чего я это делаю и на какие особенности обязательно надо обратить внимание"
  7. Полностью согласен! Особенно многократное применение... Ну а понимание, это святое! Только полноценный бенч лучше даже комментов...
  8. Знаменитый MachWorks придерживается этого же правила! В генерации HDL на несколько листов (в зависимости от количественного состава модели) В шапке ставится numeric... -- Generated by MATLAB 9.7 and HDL Coder 3.15 -- ------------------------------------------------------------- LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.numeric_std.ALL; --<<<< USE work.XXXX_pkg.ALL; Так они упрощают себе жизнь.
  9. Скорее всего можно. Я не экспериментировал особо... Подхватил привычное в интеренете отсюда https://coderoad.ru/15914859/VHDL-как-добавить-1-в-STD_LOGIC_VECTOR
  10. Хм.. Как раз я так и действовал! И опять-таки, если не учитывать конфликтность библиотек и тупо брать примеры из интернета, то в 80% случаев будет ждать неудача. НО! Достаточно было заставить себя создать отдельную сущность, то в удача была бы гарантирована.. Ох уж эта спешка!...
  11. Спасибо. Первый ваш вывод будет соблюдаться автоматически, если крошить сущности на более мелкие. Второй совет требует дополнительного осознания... Лучше практики написания функций ничего лучше быть не может.
  12. Мне это известно. Щупал.. Но тема родилась о конфликтах и цель, чтобы запомнилось начинающим. Я это и подчеркивал!...
  13. В основе проблемы конфликт библиотек, которые если встречаются, не дружат друг с другом и подобная текстовая конструкция, если её перенести в основное тело, компилятором будет отвергаться и он будет ругаться . В Верилоге все честнее. Там расписываем себе все сами. Без сервиса универсальных библиотек VHDL.
  14. Отлично! Убеждаюсь в верности выбора темы... Надеюсь на полное раскрытие преимуществ Верилога!