Jump to content

    

Мур

Свой
  • Content Count

    1101
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Мур

  • Rank
    Профессионал
  • Birthday 08/06/1955

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

6384 profile views
  1. Таким же образом можно такой трюк сделать и по линии CS... (если всего 2 устройства в обмене). Если совместить 2 возможности аппаратной поддержки взаимного информирования в паре Master\Slave, которые легко обеспечивают кадрирование информации, то не сложно сделать на ПЛИС удобный обмен по 4м проводам, который при обмене при тактировании на 50МГЦ 16-разрядными посылками SPI дает пропускную способность в 5.4 МБайт\Сек одновременно в обе стороны. Причем обе стороны будут взаимно информированы с задержкой в 370нСек. Просто сделал за пол дня на VHDL такой дизайн... В Ква18.0 Остается чувство досады от неуклюжести микроконтроллеров со стандартными SPI и не возможности ими формировать более тонкие события в аппаратных дебрях интерфейса. И все это неизбежно отражается на затраты в их ПО. Поллинг это жуть! SPI_FIFO002.qar
  2. Думаю можно. Но придется финтить... А это модификация схемы (GATE логика) + мудрить с сшивкой массивов Кстати, в памяти присутствует контрольная сумма(КС), если память не изменяет. Тогда сшивка 2х модулей для соблюдения КС становится сложной...
  3. Добрый день всем корифеям! Достают "железячники" вопросами. Один вопрос окунул меня в 90гг., когда важно было соблюдать очередность подачи питания на элементы с несколькими питаниями. Не нахожу что ответить... Подскажите, для FPGA CYCLONE IV, V или 10 существует ли запрещенная очередность подачи питания (их как правило 3)? И какая она должна быть?... Революции по "железу" в конторе бывает раз в 8 лет, потому тема как с нуля! Уже прижало ))) Спасибо ВСЕМ!
  4. А для случая управления оцифровкой из ПЛИС этот момент становится актуальным! Пока я не получил подтверждения своему пониманию по использованию свободных входов тактирования! Жду..........................
  5. Есть класс радиотехнических задач, где этот джиттер имеет влияние на соотношение сигнал\шум всего тракта цифровой обработки
  6. Вопрос знатокам! Наблюдая за схемами Китов у меня возник вопрос по использованию этих входов. 1. Можно штатно иметь ультранизкий джиттер тактирования, если подать пара-фазные сигналы на эти дифф входы от спец генераторов. 2. Можно обеспечить простое тактирование от привычного генератора на clkp, соответственно при этом жестко подать clkn на землю. 3. Можно тупо(а их там не мало) на оставшиеся свободные входы clkp подать свои пользовательские сигналы (однонаправленные ! ) как на обычные пины, но при этом тоже аналогично подать clkn на землю. Я ничего не упускаю?.. Есть какие еще хитрости конфигурации, быстродействия, м.б. опорные уровни какие? Ясное дело, что в воздухе их нельзя оставлять! Всех землить тотально! Спасибо!
  7. Конечно встречался!.. И тут надо много потеть, пока станет понятно как корректно менять разрядность произвольным образом. Я дрессировал наших специально обученных математиков и теперь пол года как тема ушла в историю. Максимум 32 разряда у них. Сунуться к ним сейчас не могу в связи с сильной занятостью... Уж извините! Да и рутина текущая форсировать узкие места после MatLab требует внимания...
  8. именно... Но времени много прошло! Может сейчас это и не критично
  9. Помню (лет 12 назад) жестко следовало отработать размещение в ОДНОМ банке. В IP создавались проблемы даже при смене местами разрядов в одном банке...
  10. Оказалось очень удобный трюк! Реализация концепции насыщения. Написано под впечатлением интернет-замечаний об удобстве нелинейного подхода в линейных трактах обработки(с помехами). SATUR004_ADD.qar SATUR004_SUB.qar
  11. 1. Все из Матлаба. Я только косил избыточность.. Воевал с МоделСим, у которого свои понятия о приемлемости... atan2.vhd не является необходимым и им можно пренебречь!!! Верно! 2. Для разгона дизайна внесено дополнительно 11 регистров, чтобы поднять тактовую частоту.(В вашем Verilog исходнике следует сделать аналогично). У меня этот набор с бенчем должен симулироваться без проблем. 3. enport нужен был для обозначения момента пуска данных на вход. Тут смело можно брать как хочется! Этот набор исходников интересен для просмотра результатов симуляции. Не более того! Можно видеть соответствие симуляции в Simulik и в ModelSim во всем диапазоне данных. 4. Посмотрите в RTL вьювере где стоят регистры и сделайте аналогично в версии Verilog.(Подсказка)
  12. Посмотрели? Что не понравилось?...
  13. Можете попробовать сгенерировать сами в Verilog из Матлаба... По аналогии... Придется только напрячься с оптимизацией! Atan2_FPGA.mdl
  14. Даю с бенчем... Критикуйте!!! Вроде шустренко.... Извините, тут в VHDL ((( ATAN2.ZIP
  15. У меня есть в заначке простенкая... 16р вход и 16р выход. Интересно?