Перейти к содержанию

MegaVolt

Свой
  • Публикаций

    813
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о MegaVolt

  • Звание
    Знающий
  • День рождения 20.11.1976

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    Минск

Старые поля

  • skype
    megavolt_ex

Посетители профиля

3 221 просмотр профиля
  1. Раз разница такая явная то то её можно измерить. Единственное что я знаю про провода заслуживающее внимания так это микрофонный эффект в проводах когда их изгибы вызывают наводку на сигнал. Это легко моделируются и наблюдается.
  2. А как на счёт внешнего вибровоздействия причём не равномерного. А в одну сторону быстрый импульс (удар) а возврат обратно мееедленный. Примерно как трубкой по столу постучать.
  3. Я так понимаю что раз в 1 - 10мкс подаётся сброс на детектор. Т.е. по сути это время хранения. Импульс пришедший в первый мромент времени должен зафиксироваться и дожить до измерения которое будет сделано через 1 - 10мкс А если не жалко можно файл вашего пикового детектора?
  4. Для начала отказаться от идеи что длинная линия плюс открытый коллектор может как то равняться надёжности.
  5. Есть ещё магнитострикция может как раз подойдёт?
  6. Да идея то верна. Но с некоторыми нюансами. 1. Мало поставить много медленных АЦП. Важно чтобы медленный АЦП имел УВХ или то что его заменяет работающий на частоте сигнала. Т.е. УВХ на 300 МГц а цифровать можно на любой частоте ниже. 2. Точный сдвиг каждого АЦП по времени. Т.е. некая сеть распределения тактовых сигналов. 3. Количество АЦП сильно велико это значит что к ним нужно ещё ПЛИС прикрутить. И всё это если учесть то мы получим плату немелкого размера размера и цены.
  7. Я брал HMPS-282x они с моделькой и частотка просто отличная :) Не очень. Это же вы пару сообщениями выше предложили решать вопрос "параллельными многоканальным АЦП". А теперь тут же пишете что что их не применяют.
  8. Обычно хватает четверти таблицы в виду симметричности синуса.
  9. А если не секрет что за многоканальный АЦП с УВХ на 300МГц?
  10. Я же написал "практически" :) Реально конечно стоят диодики для защиты от насыщения которые замыкают петлю обратной связи так же примерно как и в предложенной вами схеме. В схеме где ОС охватывает 2 операционничка быстродействие падает в 2 раза. По этому к сожалению у себя пришлось от этого отказаться и завести обратную связь прямо с конденсатора. Благо выходное сопротивление у операционничков было огромным :)
  11. Я в своё время делал на шустром операционничке ADA4817 получилось детектировать сигналы от 0 до 1 вольта где то мегагерц до 50. Делал практически по стандартной схеме Конденсатор был 27 pF. Как это дело ещё ускорить не знаю. Возможно городить что-то на транзисторах.... Если же время прихода сигнала известно то можно применять что то из этого HMC760, HMC661, HMC1061 возможно дополнив вторым каскадом.
  12. Само собой. Цифровые работают с логическими уровнями и помехи меньше уровня переключения никого не интересуют. И насколько надёжно цифровой мультиплексор отключает выход нужно проверять на реальной схеме. А если не секрет что за схема допускает применение цифрового мультиплексора но при этом чувствительна к помехам?
  13. Это было если generate_new_address нужно вывести наружу. Если наружу не нужно то следующий код: always @(posedge generate_new_address) //что то присваивается always @(negedge generate_new_address) //что то присваивается заменяется на: always @(posedge clk_in) if ram_enable begin <reg> <= <signal>; end Если выход должен изменяться по обоим фронтам клока то использовать ODDR2 приведённый выше.
  14. Т.е. всё за вас сделать самому? Ладно. // ODDR2 : In order to incorporate this function into the design, // Verilog : the forllowing instance declaration needs to be placed // instance : in the body of the design code. The instance name // declaration : (ODDR2_inst) and/or the port declarations within the // code : parenthesis may be changed to properly reference and // : connect this function to the design. Delete or comment // : out inputs/outs that are not necessary. // <-----Cut code below this line----> // ODDR2: Output Double Data Rate Output Register with Set, Reset // and Clock Enable. // Spartan-6 // Xilinx HDL Language Template, version 14.7 ODDR2 #( .DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1" .INIT(1'b0), // Sets initial state of the Q output to 1'b0 or 1'b1 .SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC" set/reset ) ODDR2_inst ( .Q(generate_new_address), // 1-bit DDR output data .C0(clk_in), // 1-bit clock input .C1(~clk_in), // 1-bit clock input .CE(ram_enable), // 1-bit clock enable input .D0(1'b0), // 1-bit data input (associated with C0) .D1(1'b1), // 1-bit data input (associated with C1) .R(R), // 1-bit reset input .S(S) // 1-bit set input );