Перейти к содержанию

MegaVolt

Свой
  • Публикаций

    799
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о MegaVolt

  • Звание
    Знающий
  • День рождения 20.11.1976

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    Минск

Старые поля

  • skype
    megavolt_ex

Посетители профиля

3 199 просмотров профиля
  1. Это было если generate_new_address нужно вывести наружу. Если наружу не нужно то следующий код: always @(posedge generate_new_address) //что то присваивается always @(negedge generate_new_address) //что то присваивается заменяется на: always @(posedge clk_in) if ram_enable begin <reg> <= <signal>; end Если выход должен изменяться по обоим фронтам клока то использовать ODDR2 приведённый выше.
  2. Т.е. всё за вас сделать самому? Ладно. // ODDR2 : In order to incorporate this function into the design, // Verilog : the forllowing instance declaration needs to be placed // instance : in the body of the design code. The instance name // declaration : (ODDR2_inst) and/or the port declarations within the // code : parenthesis may be changed to properly reference and // : connect this function to the design. Delete or comment // : out inputs/outs that are not necessary. // <-----Cut code below this line----> // ODDR2: Output Double Data Rate Output Register with Set, Reset // and Clock Enable. // Spartan-6 // Xilinx HDL Language Template, version 14.7 ODDR2 #( .DDR_ALIGNMENT("NONE"), // Sets output alignment to "NONE", "C0" or "C1" .INIT(1'b0), // Sets initial state of the Q output to 1'b0 or 1'b1 .SRTYPE("SYNC") // Specifies "SYNC" or "ASYNC" set/reset ) ODDR2_inst ( .Q(generate_new_address), // 1-bit DDR output data .C0(clk_in), // 1-bit clock input .C1(~clk_in), // 1-bit clock input .CE(ram_enable), // 1-bit clock enable input .D0(1'b0), // 1-bit data input (associated with C0) .D1(1'b1), // 1-bit data input (associated with C1) .R(R), // 1-bit reset input .S(S) // 1-bit set input );
  3. Одно не понятно. Куда эта закопанная в землю штука будет девать данные? 10 лет копить? Или всё же какая то антенна наружу планируется?
  4. Если совсем кратко то все внешние сигналы в идеале должны формироваться на выходных триггерах используя единую для всех частоту. Если же есть задача строить GATED Clock то бумага выше в помощь. Задача организовать управляющий сигнал так чтобы он ГАРАНТИРОВАННО изменялся только во время того когда управляемый клок в нуле. Например как указано в бумаге выше для это применяется не триггер а защёлка. SPARTAN если не ошибаюсь это может. Ссылка на документ тут : http://mitpublications.org/yellow_images/1315565167_logo_13.pdf
  5. Так а задача какая? Потому что варнинги сами по себе не несут вреда. Если всё работает как нужно то проблемы нет. Если всё же есть проблема то хотелось бы про неё услышать. Т.е. в приведённом коде нету криминала на мой взгляд. При правильной генерации сигнала выполняющего роль СЕ будет работать. Ещё можно завести клок на DDR триггер выходной на который поданы 0 и 1 на входы. Он будет на выходе повторять клок. Вот на него можно подать СЕ и будет вообще всё по феншую. Вот это уже можно считать криминалом Если это что-то внутреннее то клок заводиться везде один. А СЕ заводится на каждый кусок который должен или работать или не работать.
  6. Это значит что сдвиг будет любой начиная от 1/200 до 199/200 Вот только это как я понимаю относиться к делителю между выходом и входом фазового детектора.
  7. Тут не 180. Тут или 90 или 270. А так да замечание верное. Мне просто в голову не приходило использовать PLL для генерации частот ниже опорной.
  8. А почему на транзисторах? Чем операционнички не подходят? Или что-то типа AD8367 (она инвертирует сигнал)
  9. В теории должен быть некий фиксированный небольшой сдвиг фаз из-за не идентичности микросхем, разных порогов срабатывания входных элементов и пр.... Но в реальности есть ещё фазовый шум. Т.е. фазы двух сигналов будут плавать между собой стремясь быть синхронными. На сколько большим будет максимальный разбег фаз я сказать не возьмусь.
  10. В первой схеме на выходе нету конденсатора.
  11. Тогда логично попробовать подключить анализатор на приёмную сторону. Или речь шла не про внешний анализатор а про внутренний в плис передатчика?
  12. Вот тут поподробнее. Чем SignalTap отличается от нормального анализатора кроме расположения уже внутри кристалла? Мои вопросы вверху страницы видели?
  13. На частоте 2 МГц это не должно влиять. На больших частотах возможны нюансы. Хотя как верно сказали выше инвертор проще чем вторая PLLка.
  14. Автор писал чуть выше: Плюс проблема видна в логическом анализаторе т.е. она не относиться к способу захвата данных в штатной реализации.