Перейти к содержанию

    

Zig

Свой
  • Публикаций

    201
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Посетители профиля

3 638 просмотров профиля
  1. Цитата из ГОСТ 2.702-2011 Правила выполнения электрических схем . Глава 5.4 Правила выполнения схем соединений Э4, в том числе, показывает как элементы располагаются друг относительно друга в изделии.
  2. P-CAD, Plane, Vias

    Старый сайт
  3. Подать на один GPIO 0 и посмотреть, что на других входах.
  4. Ethernet через шлейф

    Можно на корпус поставить такой разъем, а к контроллеру подключиться коротким патч-кордом.
  5. P-CAD, Plane, Vias

    Спросите про металлизированные полуотверстия у Резонита. Они делают платы с диаметром металлизированного полуотверстия 0.6 - 5.0 мм. На счет Pads partially. ИМХО. Такое бывает, если контактная площадка в слое Plane имеет подключение через термобарьеры, и из-за расположения рядом нескольких КП не все четыре отвода термобарьера подведены к КП.
  6. RS485(422) на ADM2682E

    Есть хороший мануал B&B Electronics: Practical Guide to Using RS-422 and RS-485 Serial  Interfaces. В нем, в том числе, описаны и применение подтягивающих резисторов (земля/питание). И старый вариант мануала:RS-422 and RS-485 Application Note.
  7. Спросите, кроме вышеперечисленных, в ООО «ШильдПанель».
  8. Если вы поставите аналоговый компаратор как предлагал rx3apf, то вы получите "честный" меандр со скважностью ровно 2 для всех кодов частоты. А если вы используете цифровой выход, то при некоторых кодах частоты, при выключенном делителе на 2 в микросхеме, длительность единицы и нуля будет разной (будут различаться на период тактовой).
  9. Постоянная составляющая. Поставьте конденсатор между C1 и D1 в первой схеме.
  10. GIT

    Попробуйте убрать из пути маленькую букву 'я' (или заменить на большую). В P-CAD был такой глюк. Маленькая буква 'я' имеет код FF в кодировке Windows Cyrillic, а некоторые программы воспринимают FF как конец файла.
  11. ИМХО. На FPGA такую задержку не получить. Смотрите на CPLD. Например в CoolRunner-II CPLD XC2C32A задержка 3,8 нс.
  12. TE Connectivity MTA 100 connectors: - 2-28 positions, shrouded headers 2-14 - Terminates 28-22 AWG discrete wire or notched ribbon cable - 250V, 5A rating MTA 156 connectors: - 2-24 positions - Terminates 18-26 AWG - 600V, up to 7A rating
  13. Оно, только скорость там фиксированная 270 Мбит/с. У Xilinx многое делается на задержках в LUT и перестроить на другую скорость потока сложно. Про Altera не знаю, но думаю что аналогично. Три варианта приёма данных без восстановления тактов для 8B10B описаны в XAPP514, XAPP1014 и XAPP1015. Старая тема: Clock Recovery из 8B10B.