Не знаю. Я лишь предположил, что там может что-то быть.
Вы занимаетесь какой-то, извините, хернёй. Зачем вы насилуете себя и форум какой-то сторонней программой, если у вас есть родной impact? Прошивайте им.
В коде описываете и используете positive-пин как простой single-ended сигнал. Negative-пин Quartus добавит сам.
В qsf назначаете этому пину нужный стандарт.
Поздравляю вас с выбором Верилога. Можно так и так, но из-за того, что целые числа являются 32-разрядными, то, если вы будете просто писать <= 0 или <= 1, вас будет спамить варнингами о несовпадении разрядностей левой и правой части. Поэтому лучше писать data <= data + 1'b1. Меня, испорченного VHDL'ем, эта лишняя писанина из-за варнинга на пустом месте сильно достаёт.
Всё то же самое.
