

andrew_b
Свой-
Content Count
2314 -
Joined
-
Last visited
-
Два разных клока в одном процесе.
andrew_b replied to jenya7's topic in Языки проектирования на ПЛИС (FPGA)
Да. -
Два разных клока в одном процесе.
andrew_b replied to jenya7's topic in Языки проектирования на ПЛИС (FPGA)
У вас неправильно сформирован rst3. В синхронизаторе можно использовать только выход второго триггера. Добавьте третий триггер в цепочку, формируйте rst3 из выходов второго и третьего. -
Реализация TCP/IP с DHCP на SV
andrew_b replied to poehavshiy's topic in Работаем с ПЛИС, области применения, выбор
Добрый совет: не используйте инстанцирование компонентов через (.*). Это реальная обфускация кода. Тем, кто протащил эту шнягу в стандарт, 10 лет расстрела. -
Без разницы. В итоге должно получиться одно и тоже. RTL -- это как написано, так и показывает. Дальше в дело вступает оптимизатор, и смотреть надо после синтеза и разводки. Соревноваться в оптимизирующим компилятором бессмыссленно.
-
Защелку данных в список чувствительности always ()
andrew_b replied to new123's topic in Языки проектирования на ПЛИС (FPGA)
Квартус любит сбросы так разводить. -
Командную строку ядра можно посмотреть в файле /proc/cmdline.
-
Инициализация памяти в VHDL (Quartus - ModelSim)
andrew_b replied to mixa7109's topic in Языки проектирования на ПЛИС (FPGA)
Пишите функцию, котора читает файл, и инициализируйте ею сигнал. type memory is array (511 downto 0) of std_logic_vector (15 downto 0); function read_mif_file (file_name : string) return memory is begin <function body> end; signal ram_data: memory := read_mif_file ("path/to/mem.mif"); Реализацию функции можете подсмотреть в модели мегафункции. -
Инициализация памяти в VHDL (Quartus - ModelSim)
andrew_b replied to mixa7109's topic in Языки проектирования на ПЛИС (FPGA)
"path/to/mem.mif" Но я упустил один важный момент: атрибуты предназначены для синтеза. Симулятор их игнорирует. -
Инициализация памяти в VHDL (Quartus - ModelSim)
andrew_b replied to mixa7109's topic in Языки проектирования на ПЛИС (FPGA)
Альтернативный путь -- это как раз запуск его изо всяких сред. Нормальный путь -- это запуск непосредственно из ОС. Абослютный путь к файлу -- это тупик. При переносе проекта на другую машину с другой структурой каталогов всё внезапно перестаёт работать. Относительный путь должен быть одинаковым и для симулятора, и для синтезатора. Поэтому тут нужна соответствующая структура проекта. -
сборка шины verilog
andrew_b replied to ysmat's topic in Языки проектирования на ПЛИС (FPGA)
https://electronics.stackexchange.com/questions/74277/what-is-this-operator-called-as-in-verilog/74285 -
Инвертирование структуры в SytemVerilog
andrew_b replied to oleg679976's topic in Языки проектирования на ПЛИС (FPGA)
В задании же написано: Надо сделать логическую инверсию тех полей, которые не строковые и не целые. -
Лицензия тоже коммерческая?
-
Симуляторы HDL, что для чего, что умеют
andrew_b replied to OparinVD's topic in Среды разработки - обсуждаем САПРы
В SV для инстанцирования модулей встроили обфускатор .*. Радикально сокращает размер портов, но радикально же усложняет читаемость исходников. -
Неожиданный глюк в Modelsim
andrew_b replied to druzhin's topic in Среды разработки - обсуждаем САПРы
Верилог: стреляйте в ногу из гранатомёта. Казалось бы lim[1] <= sum <= PRD_MIN ? 1'b1 : 1'b0; -
Есть. Он часть Qt?