Да оно и сейчас с begin странно выглядит. Где логика размещения метки оператора именно в этом месте? Не перед, не после, а где-то в середине.
Не, действительно, Верилог придумывали, находясь под воздействием какой-то дури.
На самом деле нет. Это зависит от кодирования состояний. Вы же понимаете, что в железе никакого перечислимого типа нет, там он представляется многоразрядным сигналом. И преобразовать перечислимый тип в двоичное представление можно по-разному. Либо вы это отдаёте на откуп синтезатору и он определяет лучший по его мнению вариант, либо сами вы указываете синтезатору, какой способ кодирования применить.
При one-hot-кодировании число возможных комбинаций гораздо больше, чем 2 в степени. Другое дело, что в симулятоне этого не видно.
Вообще-то всё начинается как-раз с Моделсима. Задолго до Квартуса.
И если что-то автоматизировать, так это создание списка файлов именно для квартусовского проекта.
Это Верилог, коллега. Привыкайте.. Тут многое через одно место сделано.
Всё, что формируется в блоке always, долно иметь тип reg. Независимо от типа присваивания.
Всё, что формируется через assign, долно иметь тип wire, и используется только блокируещее присваивание.
В каком состоянии сознания были те, кто так решил, теряется во тьме истории.
VHDL обходится безо всего этого маразма и прекрасно себя чувствует.
Вот зачем нужны такие комментарии? Автор же ясно написал: Spartan. При чём тут Альтера?
Если ответа нет, то лучше не писать ничего.
Для того чтобы получит bin, Impact не нужен. bin делает bitgen при наличии нужной голочки.
