Перейти к содержанию

    

andrew_b

Свой
 Профиль  Обзор контента

  • Публикаций

    2 004

  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о andrew_b

  • Звание
    Гуру

Информация

  • Город
    Воронеж

Посетители профиля

6 898 просмотров профиля

  1. Ошибка с преобразованиями типов

    andrew_b ответил serjz в теме Языки проектирования на ПЛИС (FPGA)

    Результатом выражения является вектор, состоящий из двух элементов типа std_logic. Существует несколько типов, определённых как массив элементов типа std_logic (std_logic_vector, signed, unsigned), и синтезатор не может определить, какой тип вам нужен, так как варианты в case такой информации не дают. "00" тоже может быть любым из типов "массив элементов типа std_logic". В таких случая помогает явная квалификация типа: std_logic_vector'(vADDR(6) & vADDR(1)) Но тут может возникнуть другая проблема: Case expression must be of a locally static subtype. Case Expression Subtype

  2. Ошибка с преобразованиями типов

    andrew_b ответил serjz в теме Языки проектирования на ПЛИС (FPGA)

    Там своих тараканов хватает.

  3. Реализация I2C

    andrew_b ответил Alexey87 в теме Работаем с ПЛИС, области применения, выбор

    Потому что это ведомое (slave) устройство?

  4. Работа с SignalTap

    andrew_b ответил jenya7 в теме Работаем с ПЛИС, области применения, выбор

    В vhdl это атрибуты. Читайте доки на синтезатор, они рулез.

  5. Время компиляции проекта.

    andrew_b ответил jenya7 в теме Работаем с ПЛИС, области применения, выбор

    set_clock_groups -asynchronous ...

  6. Будущее встроенных UI

    andrew_b ответил gosha-z в теме Общение заказчиков и потребителей электронных разработок

    Вроде бы Андроид скоро будет похоронен. Вместо него будет... эта... как её... Фуксия.

  7. Сигнал типа STD_LOGIC, VHDL - прием и передача одновременно не работают

    andrew_b ответил andrei_moiseev в теме Языки проектирования на ПЛИС (FPGA)

    Мда. Вопрос, как писать двунаправленный порт, на форуме задавался миллион раз. И миллион раз давался ответ. Пользуйтесь поиском.

  8. Верните старый движок!!!

    andrew_b ответил juvf в теме Замечания и предложения по новому форуму

    Статус прочтения -> Непрочитанное.

  9. Запрос функционала: подпись

    andrew_b ответил shodan_x в теме Замечания и предложения по новому форуму

    Если кому-то нужна подпись, и подпись на форуме появится, то мне нужна возможность этот показ отключить.

  10. verilog: parameter in ifdef

    andrew_b ответил andrew_b в теме Языки проектирования на ПЛИС (FPGA)

    Это самый очевидный и наихудший вариант. Его я даже упоминать не стал. Нужно иметь модуль, который был бы полностью идентичен в двух проектах. А так получатся два файла, отличающихся дифайном.

  11. verilog: parameter in ifdef

    andrew_b опубликовал тема в Языки проектирования на ПЛИС (FPGA)

    Прошу прощения, но в Гугле не нашёл. Есть модуль, который должен работать на двух FPGA разных вендоров (Intel и Xilinx). В модуле используется FIFO, оно сгенерено как IP core. В остальном код платформенно-независимый. Проблема в том, интерфейсы FIFO разные. Хотелось бы так: параметризовать модуль и использовать параметр в препроцессоре: module foo #( parameter XILINX = 1 ) (...) `if (XILINX != 0) fifo fifo_inst ( ... ); `else fifo fifo_inst ( ... ); `endif endmodule Тут вопрос: будет ли в препроцессоре использоваться значение параметра, установленного при инстанцировании модуля, или препроцессор отработает раньше? Второе, что приходит в голову, это generate: module foo #( parameter XILINX = 1 ) (...) generate if (XILINX != 0) fifo fifo_inst ( ... ); else fifo fifo_inst ( ... ); endgenerate endmodule Но мне это не очень нравится. Третий вариант -- написать врапперы. Но это мне не нравится совсем, так как появляются в проекте лишние файлы.

  12. проблемы с SignalTap

    andrew_b ответил Faton_11 в теме Среды разработки - обсуждаем САПРы

    ВременнЫе. Писать sdc надо всегда, независимо от частот. Хуже от этого не будет.

  13. проблемы с SignalTap

    andrew_b ответил Faton_11 в теме Среды разработки - обсуждаем САПРы

    Да тысячи причин. Проект необконстрейнен. Либо обконстрейнен, но недостаточно. Либо неправильно. Либо не совсем корректно написан: нет CDC, например.

  14. Xilinx ISE для Debian

    andrew_b ответил another_one в теме Среды разработки - обсуждаем САПРы

    ISE для всех Linux'ов один.

  15. Вылезает лишний бит

    andrew_b ответил mr.fpgaer в теме Работаем с ПЛИС, области применения, выбор

    Я был неправ. Всё наоборот. Есть несколько симуляторов — Ментора, Кэйденса и Синопсиса (дома софта нет, а так точно не помню. Можете сам посмотреть, например, в $QUARTUS_ROOT/eda/sim_lib) — которые поддерживает вендор, в данном случае Альтера/Интел. Он предоставляет шифрованные сорцы, закрытые разными ключами — для каждого симулятора своими. Засада в том, что (относительно) старый симулятор, который всем устраивает и своё дело делает, но вот зашифрованные сорцы откомпилировать не может, потому что они зашифрованы ключами из более новой версии. Приходится или симулятор обновлять, или использовать более старую версию Vivado или Quartus. Про именно альтеровскую редакцию Моделсима не скажу, я всегда пользовался Моделсимом имени Ментора.