Результатом выражения
является вектор, состоящий из двух элементов типа std_logic. Существует несколько типов, определённых как массив элементов типа std_logic (std_logic_vector, signed, unsigned), и синтезатор не может определить, какой тип вам нужен, так как варианты в case такой информации не дают. "00" тоже может быть любым из типов "массив элементов типа std_logic". В таких случая помогает явная квалификация типа:
std_logic_vector'(vADDR(6) & vADDR(1))
Но тут может возникнуть другая проблема: Case expression must be of a locally static subtype.
Case Expression Subtype
Это самый очевидный и наихудший вариант. Его я даже упоминать не стал. Нужно иметь модуль, который был бы полностью идентичен в двух проектах. А так получатся два файла, отличающихся дифайном.
Прошу прощения, но в Гугле не нашёл.
Есть модуль, который должен работать на двух FPGA разных вендоров (Intel и Xilinx). В модуле используется FIFO, оно сгенерено как IP core. В остальном код платформенно-независимый. Проблема в том, интерфейсы FIFO разные.
Хотелось бы так: параметризовать модуль и использовать параметр в препроцессоре:
module foo
#(
parameter XILINX = 1
)
(...)
`if (XILINX != 0)
fifo fifo_inst
(
...
);
`else
fifo fifo_inst
(
...
);
`endif
endmodule
Тут вопрос: будет ли в препроцессоре использоваться значение параметра, установленного при инстанцировании модуля, или препроцессор отработает раньше?
Второе, что приходит в голову, это generate:
module foo
#(
parameter XILINX = 1
)
(...)
generate
if (XILINX != 0)
fifo fifo_inst
(
...
);
else
fifo fifo_inst
(
...
);
endgenerate
endmodule
Но мне это не очень нравится.
Третий вариант -- написать врапперы. Но это мне не нравится совсем, так как появляются в проекте лишние файлы.
