Jump to content

    

andrew_b

Свой
  • Content Count

    2370
  • Joined

  • Last visited

Community Reputation

0 Обычный

1 Follower

About andrew_b

  • Rank
    Гуру

Контакты

  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

8055 profile views
  1. Похоже, vlib не умеет создавать все недостающие каталоги по пути. Тогда должно быть достаточно создать базовый каталог для библиотек: set lib_dir "d:/QuestaSim64_2020.1/11.0sp1.208_home/x64/vhdl_libs" vlib "$lib_dir/altera" vmap altera "$lib_dir/altera" vlib "$lib_dir/lpm" vmap lpm "$lib_dir/lpm" vlib "$lib_dir/sgate" vmap sgate "$lib_dir/sgate" vlib "$lib_dir/altera_mf" vmap altera_mf "$lib_dir/altera_mf" vlib "$lib_dir/altera_lnsim" vmap altera_lnsim "$lib_dir/altera_lnsim" vlib "$lib_dir/maxv" vmap maxv "$lib_dir/maxv"
  2. mkdir тут вообще не нужно. Команда vlib сама создаёт каталог.
  3. Слишком новая Квеста не может расшифровать корки слишком старого Квартуса?
  4. А синтезатор a[31:0] +b[31:0] не в DSP-блоке делает?
  5. И вам не хворать. Вы видели предложенный код: always @(*) if (условие) save_reg = ram_read_data; Что должно быть, если "условие" == 0? Или вы хотите сказать, что это будет банальный мультиплексор, в котором выход заведён на второй вход: always @(*) if (условие) save_reg = ram_read_data; else save_reg = save_reg;
  6. То, что вы предлагаете, не комбинационная логика ни разу, а latch. А делать латчи в ПЛИС плохой тон.
  7. Зачем вы вообще используете в always @(posedge clk) блокирующие присваивания?
  8. А не хотите перечитать первую страницу этой темы? Как вы совершенно справедливо заметили, автор в вопросе не указал вендора. А раз так, то можно предполагать всё что угодно. Сейчас лето, и телепаты в отпусках. Я предложил воспользоваться советом Xilinx'а. И только после этого высянилось, что у автора Microchip.
  9. Раз конкретики нет, почему бы не воспользоваться тем, что рекомендуют для Xilinx?
  10. Вот что пишут на форуме Xilinx: Absolutely not. https://forums.xilinx.com/t5/Timing-Analysis/how-to-constrain-a-CDC/td-p/748174
  11. Подавляющее большинство пользователей Венды консолью не пользуется.
  12. Вы поднимите глаза на первое сообщение на этой странице. Там нам заявляют, что верилог хорош уж тем, что надо букавок меньше писать. И из-за этого якобы меньше ошибок будет. Я говорю, что это иллюзия. То, что энтерпрайздный код местами, мягко говоря, далёк от совершенства, никто, надеюсь, спорить не будет. Что софт (привет Некрософту), что хард (привет Интелу). Безотносительно индусов и кривизны корок, Верилог просто провоцирует на написание такого говнокода, который на VHDL в принципе невозможен. Аргументы против Верилога я уже тут приводил, повторяться неохота. Нравится стрелять себе по ногам из гранотомёта -- ну удачи.