andrew_b

google://"lightweight regex library"

Если у вас вам надо иметь два проекта, то есть два xpr. А раз то и два xdc. Можно задать параметр (для generate), но это не то же самое, что директива препроцессора. Придётся делать два файла верхнего уровня.

По-другому никак. А кто, по-вашему, должен написать эту логику, кроме вас?

Много слов ни о чём. Вы пытались описать нужную вам память в RTL?

В идеальном случае (то есть в симуляторе) они будут совпадать по времени. Но тут надо вспомнить про дельта-циклы. В рельной микросхеме они совпадать не будут из-за разных путей распространения.

Я неправильно понял ваш код. Прошу прощения. У вас одноклоковое FIFO. Все приходящие на него сигналы должны формироваться в одном домене. У вас же wr очевидно генерируется медленным клоком, в то время как внутри FIFO используется быстрый. То есть вам нужно сначала перенести wr и rd с быстрого клока на медленный (классика жанра -- синхронизатор из двух триггеров), и только потом заводить их в FIFO.

Зачем генерить память КореГеном, если она прекрасно описывается в RTL? Или у Говина с этим проблемы? Или это какая-то хитро работающая память?

Почему в @always (posedge clk), если у вас одноклоковое FIFO тактируется от clk_core? Это первый вопрос. Второй будет после ответа на первый.

Должно быть написано одинаково, только управление Z-буферами инверсное.

Это обычное криптованое IP core. У Xilinx и Intel тоже есть такие.

Не во всех слайсах луты могут работать как память. В Спартане-6 только в SLICEM можно сделать память, а таких слайсов только четверть от всех. Остальные три четветри (SLICEL и SLICEX) такой функциональности не имеют. См. ds160, стр. 4.

А рассматривать картинки на маленьком экранчике смартфончика вам тоже удобно? Надо не так, как удобнее вам, а так, как удобнее тем, кому вы пишете. Если вы пишете себе, делайте как хотите. Вы же хотите получить ответ? Вот и приложите некоторые усилия, что бы вам было удобно отвечать.

Коллега, почему вы вместо того, чтобы вставить в сообщение простой текст, вставляете картинку?

Нет. Дифференциальный сигнал это не пара инверсных сигналов. Дифференциальный сигнал формируется либо инстанцированием специального буфера, либо прописыванием специального констрейна. А выходной клок формируется буфером DDR. А формировать клок для ЦАП в ФПЖА очень плохая идея.

Вы не читаете, что вам пишут. https://www.altlinux.org/Su