Перейти к содержанию

Алга

Свой
  • Публикаций

    116
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Алга

  • Звание
    Частый гость

Посетители профиля

2 785 просмотров профиля
  1. Действительно, есть какието проблемы и сейчас. Проект данного SoC закрывается. На маузере, где evaluation module XEVMK2LX указано-discontinued.
  2. Коллеги, У TI есть Multicore ARM Keystone II SoC 66AK2L06 c с интерфейсом JESD204. Ктонибудь использовал его в своих проектах для подкдючения HS ADC,DAC? Какие трудности ждут на этом пути? На первый взгляд представляется, что этот путь дешевле и менее трудоемкий, чем путь с FPGA плюс JESD204 ADC. http://www.ti.com/lit/ml/sprt713/sprt713.pdf
  3. Еще можно просмотреть Подобные темы на Xilinx форуме.
  4. Можно посмотреть еще xapp1330, также на эту тему. xapp1330- Asynchronous Data Capture using HS SelectIO Wizard.
  5. Вакансия еще свободна?
  6. Здесь делают различные SoM модули на базе Xilinx продуктов. Только форм фактор другой. Приводится документация: схемы и тд. https://shop.trenz-electronic.de/en/Product...tex-UltraScale/ Потом и российское изделие есть http://metrotek.spb.ru/cyclonevsom.html Еще продукт https://www.criticallink.com/product/mitysom-5csx/ https://www.altera.com/products/soc/ecosyst...on-modules.html
  7. https://www.xilinx.com/support/download/ind...es-devices.html Эта ссылка уже приводилась... Увы!
  8. Если на Xilinx forum посмотреть, а потом и этот вопрос поместить...
  9. Xapp1315 возможно поможет. https://www.xilinx.com/support/documentatio...tiplication.pdf
  10. Уровень интеграции- КОЕЧТО значит. Это наша перспектива.
  11. Нужно вернуться к проверке частоты 200Мнц. Подозрения, что она правильно формируется на PLL. Понять и проверить частоты (клоки) АЦП и др входные, поскольку их надо будет точно описать в констрейн файле. Все должно стыковаться.
  12. Можно пробовать еще ISERDESE2 перевести в режим SDR. ЦитатаКакая частота дискретизации АЦП? Как сделана трассировка платы Выравнены ли по длине диф. сигналы клоков и данных? Если частота дискретизации относительно низкая может способ не работает. Просто не хватать величины задержки. Нужно указать полные условия.
  13. Для Chipscope может быть пробовать aclk_div пропустить через bufg. Какая частота дискретизации АЦП? Как сделана трассировка платы Выравнены ли по длине диф. сигналы клоков и данных? Можно пробовать еще ISERDESE2 перевести в режим SDR. Тогда на выходе будем иметь "0..0" или "1..1" взависимости от кода задержки. В этом xapp'e производится подстройка к переднему фронту клока, что означает установка клока в центр (середину) принимаемых данных.
  14. Clk_200 подается только на IDELAYCTRL. На IDELAYE2 на вход С надо подавать aclk_div. Все Управляющие сигналы формируются синхронно с эим сигналом.
  15. ЦитатаМне не нравится вообще число АА. Ведь мы должны получать все 1 или все 0? Должно быть стабильные АА и 55 и нестабильные переходы. Примитив IDELAYE2 работает в нескольких режимах. Если меняется управление, то надо менять и аттрибут IDELAY_TYPE. Пока он нормально и стабильно не заработает- результата не будет. И поэтому устанавливаем IDELAYE2 только в режим загрузки (Сигналы INC и СЕ занулить) и шаг за шагом, устанавливается код задержки, проверяем его на выходе, смотрим код что есть на выходе ISERDESE2. Еще внимательно с сигналами сброса. Их также надо проверять и видеть.