Jump to content

    

shems

Свой
  • Content Count

    121
  • Joined

  • Last visited

Everything posted by shems


  1. у меня Канденсовские тули лицензированные SOC, Vituoso, Encounter итд. что касается енкоунтер, то в доках описан Firs Encounter которы берет verilog RTL, а моя версия которая инстолирована, почему-то только verilog netlist уже синтезированный. Покапался в их доках, и ношел,что существуют Encounter и First Encounter. Что касаетса TSMC. LEF формат у TSMC вовсе не является стандартом. LEF DEF flow- это каденсовский стандарт. Вот и получается путаница. У таннера я видел Place & Router (P&R plugin). У меня даже был их документ, описывающий Design flow, стыковка и с Леонардо и standard cell библиотеки(хотя почему-то сынтезированный EDIF таннер не совсем "понимал", в их tdb файле имена некоторых стандарт селов отличались от тех что были в EDIF. Пришлось в EDIF-e эти имена исправлять в ручную).
  2. Что из себя представляет пакет проекта(комплект файлов), который можно послать на производство, скажем в TSMC? У меня есть проект, это Leon процессор. В проекте файлы Leon.GDS и tech90nm.lef. Что еще нужно для того, что бы TSMC (или MOSIS) взялся за дело (кроме конечно $1,000,000 :) ).
  3. Вот недавно руки дошли до Каденсовских тулов (под SUN OS). Кошмар!!!! Как этими программами люди работают???? Пока смог понять какой Encounter у меня инстолирован, прошли 2 сутки(в доках описан Firsт Encounter, а окозалось что просто encounter). Документация- просто "куча" HTML файлов. Трассировка вообше не удобна, эргономика и структура окон тоже. По сравнению с ними Tanner-"РАЙ". Честно говоря мне не приятно стало, и я разочарован, что после таких усилий в пробретении их, оказалось что технологические файли вообше не подходят не к TSMC, не к MOSIS, вообше не к чему. Вот предлагаю обсудить ASIC design в подробностях, включая EDA тулы и особенности процессов разработки и технологий. Есть много книг по CMOS design, но думаю что реальный опыт инженеров и обменивание им в дискуссиях будит полезен и для наяинающих.
  4. мы для разработки микросхем применяем Tanner LE, Паром и Ot-to а вопрос действительно очень интересный. практически и нескем пообщаться на эту тему, когда надо. занимаемся разработкой аналоговых микрух в кремнии. Пробывали ли в Tanner е делать P&R EDIF файла сынтезированным Синопсис ДС. В их документации приводится Design Flow, где это описывается, но у меня проблемы, Tanner не находит библиотеки которыми сынтезирован EDIF проект. Думаю проблемма в tdf файле. Есть ли в интернете тенологические файлы которыми мовжно было проектировать системы без проблем?
  5. И один глобальный "+", в ActiveHDL можно написать скрипты на PELR-e. Конечно TCL-хорошо, но PERL превосходит. Была у меня идея написать assembler compiler для моего RISC-а на перле, и интегрировать компилятор в ActiveHDL. И вообше, можно написать HDL библиотеки. Кстати, пробывал кто-нибудь сделать уже скомпилированные библиотеки дкя ActiveHDL? Как можно создать свой IPCORE и пристыковать, внедрить его в программу так, что-бы его IPCORE Generator рсспознавал и смог сконфигурировать core как собственные. Как я понял, в ActiveHDL\IPCORE\ директории работают CGI скрипты.
  6. Посмотри как разрабатываются ассемблеры и инструментария с использованием языка Форт (Forth) на русском сайте http://forth.org.ru/ ( в разделе Wiki много информации) На страничке http://d14-435-04.rtc.ru:8888/ есть порт LCC с использованием форта. Спасибо. С Фортом и стековыми CPU знаком. Там проще; Форт компилятор уже есть.
  7. При сравнении с константой, те не с числом из регистра, а с 0000 или 1111, требуется значительно меньше ячеек. А к примеру 1010 не константа? И еще при переходе с 0000 или 1111 задействуется carry chain, что радует. ;) Дааа.... об этом как-то не подумал. :)
  8. И еще хотел спросить о директивах `protect, `protected. Как используются эти директивы? Попробивал, чтот-то не понял как они используются. Заранее, спасибо!
  9. Дааа....! Modelsim выходит лудше!!! Мне в Active signal browser очень понравился. Сигналы каждего модуля SOC можно анализироват в отдельном листе а курсор и текушее время анализа-один. Очень удобно при анализе сигналов, скажем, бысто перейти из модуля CPU в модуль UART, и курсор будит паказивать тот момент, который анализировался в модуле CPU. В ModelSime между разными Wave Widow -ами нету "связи" курсора, что затрудняет процесс анализа сигналов SOC системы. Может есть решения или скрипты для етого?
  10. возможно.щас проверил- не синтезит. Интересно! Моделсим выдает Error, a ActiveHDL net.
  11. Дорогие друзья, У меня вот какая ситуация; Написал 16 RISC ядро (Verilog) нестандартной системой команд, и кучу тестовых программ bin формата, вручную. FGPA затаботал. И что потом? Нужна система. Стал писать assebler компилятор в perl-е, но понял что это не решение. Вор изучаю YACC & LEX. Но не представляю получится ли. Посоветуйте как бить? В интернете нашел ANSI C grammer-и, но очень старые, 80-их годов. Подскажите, каким образом можно портировать скажем uCOS, или ucLinux, для моей архитектуры. Скажем, написал C компилятор, получится ли скомпилировать исходники системы? Как это вообше делается? Заранее, спасибо!
  12. 1. Не все живут в Москве. 2. Человек пристроен неплохо, хочет большего, но из Вашего поста непонятно, на что рассчитывать. Например, я живу в Питере и готов писать IP-блоки на верилоги удаленно (а Вы, соответственно, снабжаете меня верификаторами для них), но непонятно, подходит ли Вам это. Друзья, Отличная идея! Я бы хотел узнать за сколько специалист в Питере возмется за Verilog HDL core, скажем за такую работу: 1) 16-bit WDT core 16-bit WISHBONE interface VErilog RTL, + scripts for ModelSim, Synplify, QUARTUS Спецификация от заказчика. 2) AVR Conre with some custom interfaces, Verilog HDL Core + scripts, Спецификация от заказчика.
  13. Друзья, у меня вот какой вопрос; в GDS файле записивается информазия о EDA системе заказчика, и много другое. Скажем, готовый проект заказываю в MOSIS е. Может ли эта информация привлечь серезние последствия в юридической области? В смысле откуда у тебя етот EDA тул!!!! Проблема такая: если заказчик заказал скажем 2 custom I/O cell, который я разработал для него "излеченным" софтом. Могут ли эти GDS файлы привлечь юридические проблемы у моего заказчика? Как убрать следы из GDS файла?
  14. Могу порекомендовать книгу "R. JAcob Baker: CMOS Circuit Design, Layout, and Simulation". У меныа есть pdf-и, но залить не могу, нет доступа. Зато могу прислать по меилу кусками. Ксати, есть у меня библиотека Артизан 90нм, для TSMC, но нет Synopsys DS, для синтеза. Я знаю что на ФТП он есть, но доступа не имею. Друзья, могу поделится библиотекой, в обмен Synopsys DC. :).
  15. Что касается сравнения - то тут примерно так: для того, чтобы сравнить с константой используются все 4 входа в LUT для 4-х бит, ну и далее их нужно собрать по-И. При переменном числе каждый LUT будет сравнивать не 4 бита, а только 2. Ну, соответственно сборка по-И будет вдвое больше. А что касается товарного вида - это надо посмотреть Альтеровскую АМРР или Ксайлинксовскую. Спасибо!
  16. Я тоже пробывал с плоским кабельем длиной более 30см JTAG сигналов. Не работает. Форма сигналов, особенно TCK, резко деградируют. А LPT удлинитель проблему решает (имею ввиду нормальный кабель).
  17. И еше один вопрос! Мне интересует таварный вид HDL IP Core-а, т.е. какие скрипты, структура фолдеров, документация входят в IP Delivery-Package. Есть какой-нибудь докомент, где приведени требования, или это зависит от продукта, и нет специальных требований?
  18. При сравнении с константой, те не с числом из регистра, а с 0000 или 1111, требуется значительно меньше ячеек. Спасибо! Я напишу второй вариант, и сравню результаты синтеза. Интересно на сколько можно уменьшить количество яачеек.
  19. А где ошибка? ModelSim выдает ошибку: только в одном always блоке можно регистру присвоить значение. И это правильно.
  20. Дорогие друзья, Вот недавно стал работать софтом Active-HDL. До этого только с ModelSim -ом. Многое понравилось в ActiveHDL-е, но иногда встречаю там "глюки", типа этого ....... reg reg1; wire a, b; always @(posedge clk) begin if( a ) reg1 <= 1'b0; else reg1 <= 1'b0; end always @(posedge clk) begin if( b ) reg1 <= 1'b0; else reg1 <= 1'b0; end Это ошибка, но ActiveHDL нечего не видит и ошибку (warnning, or Error) не видает. Я бы хотел узнать ваши мнения, какой из этих тулов годится для коммерческих проектов, и вообше, воши мнения. ModelSim- вроде стандартний EDA тул, но много IP Core-ов на ринке, которые продаются со скриптами только для ActiveHDL.
  21. В комерческих WDT Core -ах, таймер - down-countig (почти во всех ядрах) и его значение сравнивается с "0"-ом, компаратор генерирует sys_rst. В моей версии таймер up-counting. Его значение сравнивается со значением WDT регистра. Компаратор сраянивает значения тимера и WDT регистра. Помогите разобраться, в чем преимушество архитектуры комерческих ядрах (сравнение timer -а с "0" и WDT регистра).
  22. Кто синтезировал HDL для ASIC в Leonardo Spectrum Level3? Просто итересно качество синтеза? Какие библиотеки используются? Как понял из доках, есть специальные файлы не LEF. Как можно достать их и сравнить синтез с Synopsys DC.