Jump to content

    

shems

Свой
  • Content Count

    121
  • Joined

  • Last visited

Everything posted by shems


  1. Уважаемые друзья, коллеги, помогите достать более-менее свежие материалы (туториал, мануал) по DC (2005), Folmality, Prime Time для практических лабораторных работ. Те что у меня есть для DC(2002), уже устарели.
  2. Спасибо. Сам попробывал и убедился.
  3. Вроде вот как нынче: $dc_shell-t read_verilog core.v read_verilog top_cell.v link #define constraints if needed #set variabes/options if needed compile и всё... Что за архаические elaborate/analyze? Какая версия DC? ЗЫ вместо компиле можно компиле_ультра ;) У меня DC 2004 SP2. psyn_shell. Кстати в DC2005 SP2 лицензия не подходит для GUI. Можете посоветовать лекарство для GUI? Соф из нашего фтп.
  4. Синтезирую Verilog RTL в Synopsys DS, при Analyze-е выдает OK, а вот при Elaborate вудает: Error, Current design is not а valid top-level physical cell. Verilog RTL состоит из двух файлов, top_cell.v и core.v. В top_cell.v файле только инстансы Core из core.v и соединения с портами модуля top_cell. Есть ли материал где описан требования к input data?
  5. Вот фрагмент кода... always @(posedge sys_clk_i) begin if (sys_rst_i) bus_we <= #1 1'b0; addr<= #1 3'b000; else ...... bus_we <= #1 1'b1; addr<=#1 3'b010; ...... end Раньше "#1" использовали для корректной симуляции, даже в ModelSime. Все коды opencores написанны в этом стиле. ModelSim 6.1 нормально симулирует и без "#1". Возникает вопрос, стоит ли продолжать использожат "#1" ?
  6. Нет, все скрипты, весь проект сделал сам. Хочу сделать Technology independent core. Но вот прямо сейчяс, когда пишу ответ на ваш post, пришла идея, покапатся в ISE. Я думаю кроме unisim.v-а там должны присутствовать библиотеки Xilinx-а. Потому что в unisim.v нет полного описания FPGA примитивов. Вспомнил организации проэктов Усельманна из ASIC.ws. Там он библиотеки Xilinx приводит отдельно. Нужно попробывать достать библиотеки.
  7. пробывал и так. не получилось. Мне кажется unisim.v только описывает примитивы и соединения, а функциональные модели в нем нет. Для моделсима есть библиотеки Xilinx, но ими не получается симулировать Verilog netlist; имена примитивов в netliste другие, и не обизательно что бы совпадали. Есть ли библиотеки которыми моьно симулироват (post sythesys simulation) verilog netlist Synplify.
  8. Все внутренние сигналы имеят состояниес "Z". На сигналах "output" модуля синтезатор поставил BUF что и я хотел, а бнутренний сигнал вьода элемента BUF как и все внутренние сигналы имеют состояние "Z".
  9. Не получается симулировать в ModelSim-e Verilog netlist синтезированный Synpli. 8.5 . Синтез нормально проходит для Xilinx FPGD, генерируется Verilog netlis. Создаю проект в ModelSime, копирую Synplify unisim.v файл в проект ModelSim запускаю симуляцию. Все проходит гладко, только все внутренние сигналы имеют "Z" состояние. Как нужно корректно симулировать Syplify Verilog netlist?
  10. Мне нравится! :) По воле судьбы работаю с OPB и PLB. Плююсь... Мне она тоже нравится. Более того, когда наш проект представили заказчикам из Simence, Wishbone им тоже понравился, и попросили изменить порты некоторых их ядер на Wishbone тоже.
  11. Где можно достать библиотеки или тех. фяйлы для Таннера? Я сейчас работаю тем, что есть в его пакете.
  12. У меня под рукой QualComm ARM9 GDS с 65нм технологией TSMC. Так что уже делают проекты. У LSI QCHIP ("Type Ready") с той же технологией . На фтп били 90 нм Scell. /upload/...
  13. Был один SOC проект, над которым я работал. Заказчик требовал RTL на VHDL. Несколько модулей я уже имел под рукой, куски от предыдушего проекта на Verilog-е. Вот пришлось написать их с нуля. Почему-то закачик не захотел mixed flow design. Вот и подумал о трансляторах. пробовал как-то X-HDL http://www.x-tekcorp.com/products.php?PHPS...13bae6460d2c43f вроде работает... других трансляторов не встречал лежит на FTP (есть под Linux и Win) Спосибо! Попробую.
  14. Даааа..... Спасибо! То что нужно. Надо мне еще поработать над моими скриптами!!!
  15. Купил CD, внем кроме прочих софтов, есть следующие программы: MENTOR GRAPHICS CORE LIBRARIES V2002 MENTOR GRAPHICS CORE LIBRARIES V2002 MENTOR GRAPHICS CORE LIBRARIES V2002 MENTOR GRAPHICS CORE LIBRARIES V2002 MENTOR GRAPHICS CORE LIBRARIES V2002 MENTOR GRAPHICS CORE LIBRARIES V2002 MENTOR GRAPHICS CORE LIBRARIES V2002 MENTOR GRAPHICS CORE LIBRARIES V2002 MENTOR GRAPHICS CORE LIBRARIES V2002 MENTOR GRAPHICS CORE LIBRARIES V2002 Конечно устаревшие версии, но все же интересно мнения специалистов. Я работал с Orcad, Concept HDL, Alegro (Cadence tools) и PCad. С MG софтами для PCB не работал никогда. Стоит ли попробывать эти программы?
  16. Был один SOC проект, над которым я работал. Заказчик требовал RTL на VHDL. Несколько модулей я уже имел под рукой, куски от предыдушего проекта на Verilog-е. Вот пришлось написать их с нуля. Почему-то закачик не захотел mixed flow design. Вот и подумал о трансляторах.
  17. Есть V2V трансляторы. Хотелось бы спросить совета у тех кто работал ими или имеет опыта. Понятно, что сверх оптимального кода получить нельзя, и что эффективный код пишестся в ручную и с "нуля". Но все же интересно узнать опыт специалистов, каким транслятором стоит рабоитать? Какой качетвы HDL код можно получить? Дге можно достать?
  18. Спасибо! Вот начил писать Temlplate скрипы, и уже который раз все путается в голове. Задача- писать универсальние скрипты для IP Core. Вот бы как-то посмотреть коммерческий Core, структура. Потому что все облегчилось бы, елси был бы параметер в System Environment, сылка на топ фолдер проекта.
  19. Третью редакцию могу выслать в почту. Не помню место, где она лежит на FTP. Да и лежит ли вообще... На ФТП не нощел. Если можно отправте мне по адресу manuk_shСОБАЧКА.yahoo.com Спасибо!
  20. Дорогие друзья, коллеги, Помогите достать электронную версию " Reuse Methodology Manual". Или же материалы по этой теме. Спасибо!
  21. Друзья где можно достать стандарр сел библиотеки для Леонардо , или же работающий xlibcreator? Вообше есть в интернете библиотеки?
  22. Дорогие коллеги, Проблема вот вчем, Написал несколко ядер. WDT, SPI, UART, GPIO. Каждый из которых самостоятельный проект. Для каждого написал TCL скрипты для ModelSim и Synplify. А теперь хочу их использоват в SOC. Организация фолдеров получилось такой /SOC /GPIO /Bench /RTL /sim /scripts /syn /SPI /Bench /RTL /sim /scripts /syn /UART /Bench /RTL /sim /scripts /syn /WDT /Bench /RTL /sim /scripts /syn /scripts /syn /tests Скрипты для автоматической компиляции Verilog RTL файлов в ModelSim-e получились очень комплексными. Можете посоветовать организация фолдеров и скрипты для ModelSim. Интересно помотреть скрипты.
  23. Друзья, Есть очен много книг по Verilog, но мне интересует какой материал можно взать как "Coding Bible" или "Verilog Solid Coding Style", для принятии в компании. Какие материалы приняты в других компаний. Посоветуйте. Заранее спасибо.