Jump to content

    

RobFPGA

Свой
  • Content Count

    1909
  • Joined

  • Last visited

Community Reputation

0 Обычный

1 Follower

About RobFPGA

  • Rank
    Профессионал

Recent Profile Visitors

10996 profile views
  1. Приветствую! То есть нужно все же железо делать. Да небось еще для очень жестких условий эксплуатации. Cделать оцифровку на 1GHz сейчас относительно не сложно - сложности обычно в деталях - как и что надо цифровать и что потом с этим делать. Удачи! Rob.
  2. Приветствую! Это похоже на контрольные выстрелы - 2 в сердце, в печень и в голову. Вы бы хоть написали еще контрольных слов - что хотите - разработку всего железа, только приемника, просто дизайн для FPGA на уже готовом железе, ... и.т.п. и.т.д Удачи! Rob.
  3. Приветствую! Да ладно - таких "инопланетян" разных расс навалом ходит на любом пляже - и с георадарами, и с миноискателями, и просто веточками в песок тычат - золотишко ищут готовятся к захвату земли наверное. Удачи! Rob.
  4. Приветствую! Тут вопрос политический - даже если пропускная памяти с запасом то всегда может произойти ситуация когда пакеты на свиче потеряются. Например все ломанутся лить непрерывно 10G На один порт. Так что обычно полной пропускной по памяти и не нужно. Тут куча решений есть как и рыбку скушать и не заплатить при этом - и тормозить поток при нехватке буфера, и динамически рулить глубиной очередей внутренней и внешней памяти в зависимости от приоритета потоков, ... и.т.д. и.т.п. Удачи! Rob.
  5. Приветствую! Такой функционал без проблем можно в один чип засунуть. Я уже кидал ссылку на metamako (Arista 7130K series) - на одном древнем Virtex7 до 48 портов 10G. Удачи! Rob.
  6. Приветствую! Так сейчас 32-48-64-96-120 каналов на 16/25/32 Gbit в одном чипе V/K Ultrascale обычное дело. Удачи! Rob.
  7. Приветствую! IMHO этот вариант наиболее ускоряет сим - так как вообще не тратит время на запись сигналов, особенно при большом их количестве. Как вариант посмотрите на системные таски $dumpvars $vcdpluson $vcdplusoff которыми можно из кода теста контролировать запись в VCD/VPD файл. Удачи! Rob.
  8. Приветствую! Вот еще парсер SV. Рядом с ним и linter на его базе есть. Удачи! Rob.
  9. Приветствую! Значит что то не так делаете или у вас не этот случай. Если клоки объявлены асинхронными то проверок на тайминги между этими клоками нет. Значит либо вы не корректно объявили, либо в другом месте отменили/перекрыли это объявление, или еще как то дали знать что хотите тайминги тут контролировать. Удачи! Rob.
  10. Приветствую! Вообще то режим работы драйвера определяется от того как вы корку сконфигурируете - при этом физически работа с DMA со стороны драйвера хоста одинакова, разве что физ-адрес в FPGA задавать не нужно. Поэтому странно что у вас разница скоростей такая большая. Удачи! Rob.
  11. Приветствую! А зачем разжевывать манную кашу? Попробуйте сами. Это простое блочное редактирование. Удачи! Rob.
  12. Приветствую! Именно axi-stream. Под Linux Удачи! Rob.
  13. Приветствую! Большие скорости получали, в обе стороны как минимум %80 от теоретической для PCIe соответствующей конфигурации. Удачи! Rob.
  14. Приветствую! И не только подряд прямоугольником, а просто множественные курсоры. Но мне кажется что сейчас почти все более-менее приличные редакторы могут такое. Удачи! Rob.
  15. Приветствую! А... тогда если это асинхронщина то лучше сразу сделать эти клоки asynchronous через set_clock_groups чтобы еще где не вылезло. Тогда отдельно не нужно задавать false-path для каждой цепи. Удачи! Rob.