Jump to content

    

PCBtech

Свой
  • Content Count

    1163
  • Joined

  • Last visited

Community Reputation

0 Обычный

About PCBtech

  • Rank
    Профессионал
  • Birthday 12/25/1999

Контакты

  • Сайт
    http://www.pcbtech.ru
  • ICQ
    0

Информация

  • Город
    Москва

Recent Profile Visitors

7886 profile views
  1. Six Automated Steps to Design Partitioning for Multi-FPGA Prototyping Boards Presenter: Krzysztof Szczur, Verification Products Manager Thursday, October 10, 2019 Abstract: Presently, emulation and FPGA-based prototyping are essential verification and validation techniques for a SoC, ASIC designs and become irreplaceable in pre-silicon verification of Deep Learning Accelerator designs. Challenges of the multi-FPGA design setup like partitioning, multiplexing limited I/O interconnections and mapping multiple clock domains across multiple devices may cause significant delays in prototype bring-up and verification schedule. Design partitioning tool that can be used with either off-the-shelf or custom made FPGA boards will automate the most tedious tasks and so significantly reduce the risk. Aldec provides HES-DVM Proto toolbox with automatic design partitioning for multiple FPGAs including Xilinx Virtex-7 and UltraScale XCVU440. In this webinar we will demonstrate how to compile and partition an open source design of Deep Learning Accelerator into 6 FPGAs in 6 steps which are fully automated. Agenda: Multi-FPGA Design Prototyping Challenges HES-DVM Proto Overview Live demo – 6 steps / 30 minutes to partition DLA design Conclusion Q&A Event Info EU Session 3:00 PM – 4:00 PM CEST Thursday, October 10, 2019 Register for EU Session US Session 11:00 AM – 12:00 PM PDT Thursday, October 10, 2019 Register for US Session Presenter Bio: (Chris) Krzysztof Szczur is a Hardware Verification Products Manager at Aldec. Chris joined Aldec in 2001 and was a key member of the team that developed HES-DVM™, Aldec's FPGA-based emulation and prototyping technology. In his engineering career he has also worked in the fields of HDL design verification, testbench automation and DO-254 compliance. Krzysztof has practical experience and a deep understanding of hardware assisted verification methodologies. Krzysztof graduated as M.Eng. in Electronic Engineering (EE) at the AGH University of Science and Technology in Krakow, Poland. View On Demand Webinar View Upcoming Webinars Aldec is a global industry leader in Electronic Design Verification and offers a patented technology suite including: RTL Design, RTL Simulators, Hardware-Assisted Verification, Embedded, SoC and ASIC Prototyping, Design Rule Checking, CDC Verification, IP Cores, DO-254 Functional Verification and Military/Aerospace solutions.
  2. Шрифты объекта - правой кнопкой. Также можно открыть свойства объекта в окне (иконка "кисть"), и задать Set as default style. Библиотеки надо сконфигурировать при установке ПО или настройке проекта. Configuring Libraries = tut30.html Окно можно перетащить влево - все окна более-менее конфигурируемые.
  3. Пока ответ поддержки такой: Please open the Capture's command window and run the following command: SetOptionString DisplayCisQuery TRUE Now close and re-launch the tool. Try to do 'Link Database Part'. Session log will show CIS queries. Copy these queries and try to run these queries in SQL database and see if it takes time there. Also check the network latency if database is present on network. Можно предложить перейти в обсуждение по e-mail, т.к. вопрос вряд ли будет интересовать читателей данного форума, он становится очень специфическим для вашей модели использования САПР. Пишите на info@pcbsoftware.com
  4. Книга Митцнера, второе издание - первые несколько глав - прекрасное пособие для выбора количества слоев, стека, размещения и трассировки, и анализа целостности сигналов. https://www.elsevier.com/books/complete-pcb-design-using-orcad-capture-and-pcb-editor/mitzner/978-0-12-817684-9
  5. Ключевые преимущества командной трассировки в САПР Cadence Allegro Параллельное проектирование и распределенный дизайн в САПР печатных плат Allegro позволяют нескольким дизайнерам работать над одним и тем же дизайном печатной платы в режиме реального времени. Преимущества такого подхода: · Сокращает ваш цикл разработки макета печатной платы в полтора-два раза · Сокращает время на трассировку высокоскоростных интерфейсов на 80% Распределенной команде разработчиков печатных плат может быть трудно сократить время цикла проектирования. Ручные обходные пути распараллеливания, связанные с разбиением проекта на части и трассировкой по частям, занимают много времени, слишком медленны и подвержены ошибкам. Система Cadence Allegro PCB Designer предоставляет группам разработчиков печатных плат два способа совместной работы: одновременное проектирование с использованием общего проекта, и распределенное групповое проектирование с разделенным на части проектом. В любом случае, несколько дизайнеров печатных плат могут работать над одним и тем же дизайном, чтобы сократить время компоновки и трассировки. Совместное проектирование с использованием общего проекта Опция одновременного проектирования, Allegro® PCB Symphony ™ Team Design Option, сокращает большую часть цикла разработки макетов PCB. Общий доступ к проекту обеспечивает среду с минимальными издержками, которая позволяет нескольким дизайнерам работать над одним и тем же дизайном, над одним и тем же проектом печатной платы, и в то же время не требует разделения проекта на части. Чем больше инженеров по трассировке вы добавите к команде, тем быстрее ваша команда сможет завершить трассировку. При подключении нескольких дизайнеров печатных плат к общей базе данных проекта печатной платы Allegro любые изменения, сделанные на их компьютерах, отражаются на сервере и видятся другими дизайнерами, что исключает «хаос» в случае копирования / вставки кусков. Простота установки и простота использования Режим Ad-hoc исключает настройку - привлеките других участников команды в любой момент времени. Присоединяйтесь или выходите из сеанса в любое время, зная, что все обновления дизайна были обновлены в мастер-базе данных проекта. Возможен более структурированный подход - разместите проект на сетевом сервере, где несколько дизайнеров могут получить доступ к серверу и запустить параллельный процесс проектирования. Проектом можно управлять централизованно, не требуя вмешательства пользователя. Сотрудничество в распределенной команде Многие задачи, такие как обновление списка соединений (Netlist), обновления механики со стороны разработчиков, работающих в MCAD, обновления ограничений (Constraint) и т. д., очень часто прерывают процесс разработки печатной платы. Редактирование ограничений в Allegro PCB Symphony Team Design Option предоставляет клиенту эксклюзивный доступ к Constraint Manager для внесения изменений в правила и ограничения, в то время как каждый из остальных разработчиков продолжает свою дизайнерскую работу одновременно с этими изменениями. Вы можете использовать импорт списка цепей и импорт MCAD прямо в сеансе Symphony Team Design Option, не отключая участников группы от сеанса командной работы. Используйте мощные возможности Allegro PCB Designer в командной работе Находясь в параллельной среде группового проектирования, дизайнеры могут использовать возможности Allegro PCB Designer для ускорения внедрения нового продукта: · 3D визуализация в процессе работы в сеансе командной работы · Редактирование полигонов для разработки системы питания · Режим «редактирование размещения» · Интерактивные команды редактирования топологии, и возможности автоматической интерактивной фазовой подстройки Allegro (AiPT) и автоматической интерактивной подстройки задержки Allegro (AiDT), а также динамическая подрезка полигонов во время трассировки · В сочетании с AiPT и AiDT среда визуализации правил TimingVision ™ сокращает время выполнения высокоскоростных интерфейсов печатных плат на 75%. · Анализ импеданса и режим «видение импеданса» · Шелкография для маркировки и идентификации объектов, таких как контрольные точки, позиционные обозначения компонентов и инструкции по сборке · Генерация отчетов и полное / оконное обновление DRC Распределенный командный дизайн на разделенном проекте Опция распределенного разделения позволяет дизайнерам работать с отдельными разделами проекта, экспортированными из основного проекта. Разделение дизайна проекта и редактирование частей несколькими членами проектной группы ускоряет процесс завершения макета печатной платы. Каждый дизайнер может просматривать все разделенные разделы и время от времени обновлять общий дизайн для контроля состояния и прогресса работы других пользователей.
  6. Полную версию OrCAD 17.2 можно получить по ссылке: https://www.orcad.com/free-trial
  7. По какому признаку CIS должен определять, какую таблицу просматривать? По префиксу REFDES? Сомнительная фича, по-моему. А если пользователь не имел в виду такое разделение таблиц?
  8. Возможно, операция SELECT не позволяет выполнить поиск по базе так же качественно, как это делает CIS. Я могу пока только предполагать, что, например, поиск по номиналу выполняется как для значений типа "3uF", так и "3 uF", и даже "0.39n" а оператором SELECT это было бы сложно сделать. Надо проверить.
  9. К предыдущему вопросу о CIS - дополнительная информация: How To... How can I configure database views in CIS configuration wizard? Answer By default, database views are not visible in CIS configuration when you select Option > CIS Configuration > New. Only tables are listed in this wizard. To list views in this step, the following option needs to be set in the capture.ini file. [Part Management] TABLES OPTION=TABLE,VIEW The capture.ini file is located at %HOME%\cdssetup\OrCAD_Capture\17.2.0\. If you have already done database configuration, you can see and configure views by selecting Option > CIS Configuration > Setup under the Tables section in the Configure Database wizard.
  10. Понятно. Спросим у поддержки. Странно, что функция фильтрации CIS не использует запросы фильтрации SQL. А нельзя сразу на схему ставить компонент из CIS-базы? Чтобы не надо было потом делать Link? Второй вопрос - нельзя ли сделать выборку из базы, средствами SQL, и чтобы CIS уже работала с выборками, то есть с таблицами небольшого размера, содержащими только необходимые ей поля? Насколько я знаю, можно так настроить базу SQL, чтобы CIS видела "представление" этой базы, то есть сокращенную версию только с нужными столбцами, которых немного.
  11. Вряд ли Capture станет кросс-платформенным. Скорее всего будет плавный переход от Capture к System Capture, с возможностью импорта проектов и библиотек.
  12. Можно подсветить несколько нужных объектов, зная их имя (или имя их свойства), или часть имени, используя символ "звездочка". Вот настройки окна поиска, чтобы выделить C3, C6 и С7, например. 1. Какая цель такого ограничения? 2. Какой поисковый запрос вы используете в CIS? Как-то задействуете параметрические фильтры?
  13. На youtube планируем выложить отдельные ролики по новым возможностям. Целиком семинар выкладывать не будем. Информацию о предстоящих семинарах и о публикации в YouTube будем публиковать в нашем блоге, см.подпись к посту.
  14. 17.4, возможно, выйдет к концу года. Планируем сделать семинар с презентацией новых возможностей. В Москве.