Jump to content

    

PCBtech

Свой
  • Content Count

    1177
  • Joined

  • Last visited

Community Reputation

0 Обычный

About PCBtech

  • Rank
    Профессионал
  • Birthday 12/25/1999

Контакты

  • Сайт
    http://www.pcbtech.ru
  • ICQ
    0

Информация

  • Город
    Москва

Recent Profile Visitors

8056 profile views
  1. 28 января в 17:00Мск - вебинар по программному продукту CAM350 v14.1 и DFMStream, редактор файлов Gerber и анализ на технологичность, удобный поиск и исправление ошибок, панелизация и другие возможности. Регистрация для участия: https://www.downstreamtech.com/dfmstream-webinar.php 29 января в 17:00Мск - вебинар по программному продукту BluePrint v6.0, удобная программа для автоматизированной подготовки конструкторской документации на печатную плату, автоматическое обновление комплекта КД при поступлении изменений и новых версий проекта из САПР, импорт из разных САПР и ODB++, экспорт в DXF и PDF. Регистрация для участия: https://www.downstreamtech.com/blueprint-webinar.php Вебинары проводятся на английском языке.
  2. А зачем это вам? В принципе на производство всегда лучше посылать гербер-файлы, а не CAM.
  3. Эта функция предназначена для ренумерации BGA-компонентов. Для компонентов с 2мя рядами она довольно бесполезна. Но в принципе вы можете добавить 3й "фейковый" ряд выводов, запустить ренумерацию, а потом удалить этот 3й ряд. В принципе там достаточно поставить 1 пин, и уже будут работать все эти кнопки.
  4. Вообще-то на сайте поддержки Cadence информация такая: What’s New in PSpice 17.2-2016 HotFix 011 PSpice Simulink Co-simulation PSpice Simulink Co-Simulation, which is co-simulation of PSpice and Mathworks® Simulink, combines the best-in-class software tools to provide unmatched design simulation environment for electrical and physical system together. PSpice Simulink Co-Simulation Interface allows you to substitute electronic blocks in PSpice, while the rest of the design is simulated using MATLAB or Simulink. As a result, you can now use a single prototype to co-simulate the electrical and mechanical systems. Co-simulation environment allows to simulate whole system with more realistic element models before prototype manufacturing. This new solution is replacement of the legacy PSpice SLPS solution. The PSpice Simulink Co-simulation solution allows you to do following things in addition to the existing PSpice SLPS solution: Automatic setup of the MATLAB path settings User-friendly Co-simulation settings window More options in the Simulation Settings window Migrating existing PSpice SLPS Design to new PSpice Simulink Co-simulation solution The PSpice Simulation Co-simulation solution is very easy and simple to use. Most of the existing simulink design of the legacy PSpice SLPS solution can be easily used in Co-simulation solution. To use the existing design in the new solution, we need to only replace the existing SLPS block with the new PSpice block. Once done, the existing designs will smoothly in the new solution. For more information, see the Migrating existing PSpice SLPS models to new PSpice Simulink Co-simulation models section in PSpice MATLAB Interface User Guide. For more information on PSpice Simulink Co-simulation solution, see the Working with the PSpice Simulink Co-Simulation Interface chapter in PSpice MATLAB Interface User Guide. Может, вам нужен PSpice MATLAB Interface User Guide? Прилагаю. psp_matlab_ug.pdf
  5. Оказалось, есть настройка в PCB Editor, которая разрешает делать отступ вокруг трассы с учетом настроек региона. У вас, видимо, эта настройка выключена:
  6. Нет, это я ошибся, там речь шла про Router. Видимо, в PCB Editor нет таких глубоких настроек. Но вы можете сделать два шейпа (полигона земли), один внутри региона, другой снаружи, и задать у внешнего другие параметры Clearances в RMB-Parameters. Кривоватый путь, но работающий.
  7. Легко найти в хелпе. Define - Region - By Coordinates You define a region when you want different clearance or with rules to apply in the region area than elsewhere on the design. The type of region you define depends on precedence level of the rules you want to assign to the region. Define Region Dialog Box Class Defines the region for region_classrules. Any clearance or width rules you assign to the region apply only to the class you choose using the Class list and Patterndata entry box. Note: If the region overlaps other regions, region_class rules take precedence over global region rules.
  8. При этом в Capture у вас не включена какая-то команда? Возможно, вы в схемном редакторе включили активную команду, перешли в PCB-редактор, и выбрали объекты. В этом случае, пожалуй, Capture будет отрабатывать активную команду с вашими выбранными объектами. Может быть, вам подойдут "варианты исполнения"? В Capture с опцией CIS вы можете делать варианты исполнения, и выбирать, какие компоненты устанавливать на плату в том или ином варианте.
  9. Вы правы, для выполнения лазерных микроотверстий используется специализированное оборудование, стоимостью до 1 млн долларов. Там настраивается режим в соответствии с типом и толщиной материала. Но, кроме того, не надо забывать, что луч лазера в конечном итоге упирается в медную площадку во внутреннем слое. Возможно, вопрос локального перегрева диэлектрика под этой площадкой актуален, поэтому как минимум там не должно быть адгезива, если это гибко-жесткая плата. А диэлектрик не может быть слишком тонким. Наверное, не менее 0.1 мм, лучше 0.2 мм. Но это все же вопрос к технологам. По этому поводу вам лучше прислать нашим инженерам вашу предполагаемую структуру гибко-жесткой платы с микроотверстиями, и у них уточнить и разницу в ценах, и рекомендации по этой структуре.
  10. Новости PCB technology

    Сборочно-монтажное производство компании PCB technology расширило смену и теперь может принять существенно больше заказов на монтаж. Принимаем комплексные заказы: печатные платы + закупка КИ + монтаж + тестирование. Имеется рентгеновское оборудование для контроля пайки BGA, оборудование для запрессовки, формовка выводов. Принимаем как единичные (прототипные) заказы, так и крупносерийные (до 1000 изделий за смену). Скорость линии поверхностного монтажа - до 100 тысяч компонентов в час. Возможно выполнение приемки заказчика на смонтированные модули. Для оценки стоимости заказов присылайте заявки по email: montazh@pcbtech.ru Производственные мощности находятся в Москве, недалеко от метро Южная.
  11. 1. Все зависит от ваших задач - нельзя однозначно сказать, что та или иная технология надежнее. Более часто используют вариант 1. 2. Стоимость по сравнению с обычной многослойкой может вырасти на 30...70%. 3. В ГЖПП мы бы не советовали применять отверстия HDI, но в принципе это возможно. 4. В статье в основном и идет речь о материалах Rogers. Можно применять и другие материалы - Nelco, Megtron, TUC, но надо уточнять, возможна ли в них лазерная сверловка микроотверстий.
  12. Семинар - подробности в подписи. Регистрация: https://www.pcbsoft.ru/reg
  13. Из Allegro в P-CAD

    Наш конвертер из P-CAD в Allegro позволяет делать "обратную конвертацию" - трассировку из Allegro возвращать обратно в P-CAD PCB. Боюсь, это не совсем то, что вам нужно. Поясните задачу, и мы попробуем предложить решение.
  14. Six Automated Steps to Design Partitioning for Multi-FPGA Prototyping Boards Presenter: Krzysztof Szczur, Verification Products Manager Thursday, October 10, 2019 Abstract: Presently, emulation and FPGA-based prototyping are essential verification and validation techniques for a SoC, ASIC designs and become irreplaceable in pre-silicon verification of Deep Learning Accelerator designs. Challenges of the multi-FPGA design setup like partitioning, multiplexing limited I/O interconnections and mapping multiple clock domains across multiple devices may cause significant delays in prototype bring-up and verification schedule. Design partitioning tool that can be used with either off-the-shelf or custom made FPGA boards will automate the most tedious tasks and so significantly reduce the risk. Aldec provides HES-DVM Proto toolbox with automatic design partitioning for multiple FPGAs including Xilinx Virtex-7 and UltraScale XCVU440. In this webinar we will demonstrate how to compile and partition an open source design of Deep Learning Accelerator into 6 FPGAs in 6 steps which are fully automated. Agenda: Multi-FPGA Design Prototyping Challenges HES-DVM Proto Overview Live demo – 6 steps / 30 minutes to partition DLA design Conclusion Q&A Event Info EU Session 3:00 PM – 4:00 PM CEST Thursday, October 10, 2019 Register for EU Session US Session 11:00 AM – 12:00 PM PDT Thursday, October 10, 2019 Register for US Session Presenter Bio: (Chris) Krzysztof Szczur is a Hardware Verification Products Manager at Aldec. Chris joined Aldec in 2001 and was a key member of the team that developed HES-DVM™, Aldec's FPGA-based emulation and prototyping technology. In his engineering career he has also worked in the fields of HDL design verification, testbench automation and DO-254 compliance. Krzysztof has practical experience and a deep understanding of hardware assisted verification methodologies. Krzysztof graduated as M.Eng. in Electronic Engineering (EE) at the AGH University of Science and Technology in Krakow, Poland. View On Demand Webinar View Upcoming Webinars Aldec is a global industry leader in Electronic Design Verification and offers a patented technology suite including: RTL Design, RTL Simulators, Hardware-Assisted Verification, Embedded, SoC and ASIC Prototyping, Design Rule Checking, CDC Verification, IP Cores, DO-254 Functional Verification and Military/Aerospace solutions.