Jump to content

    

Vasen

Участник
  • Content Count

    80
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Vasen

  • Rank
    Частый гость
  • Birthday 08/23/1980

Контакты

  • Сайт
    http://
  • ICQ
    0

Recent Profile Visitors

1059 profile views
  1. Добрый! Спасибо!
  2. Странно. У меня без изменений. А какая версия Cadence у Вас? У меня 17.2. Возможно, проблема зарыта где-то глубже (может руки не из того места ;) ). ps: Основы рамок взяты от PcbSoft, если уже не изменяет память. Alex11, это решение еще актуально для текущей версии Cadence?
  3. Пробовал вставлять рамку в проект с 2,5мм. Проблема с размером шрифта остается. Схемы рисую с шагом pin-to-pin = 5мм. Элементы рисуются безотносительно размеров, что очень удобно. Они масштабируются в зависимости от настройки pip-to-pin. Пришлось сократить надпись ).
  4. Размер шрифта в редакторе символов и непосредственно на листе схемы различается. Шрифт GOST Type A. При выборе других шрифтов в редакторе символа если надпись на кирилице, то на схеме кракозябры. Прикладываю пример проекта с библиотекой и шрифты. Такое ощущение, что при выборе размера шрифта, изменяется только высота шрифта в схематике. Спасибо. example.zip gost_fonts.rar
  5. К сожалению, такое происходит и на новом проекте.
  6. Добрый день уважаемые форумчане! Столкнулся с неприятным моментом. Не могу настроить параметры шрифта в символе основной надписи CIS. В редакторе символа надписи все хорошо, но стоит надпись разместить на поле чертежа, то шрифт выходит за границы рамки. Манипуляции с уменьшением шрифта проблему не решают. Может есть какая особенность? Спасибо!
  7. По поводу патча, который выкладывал раньше. Когда вылезет вот такое сообщение нужно сгенерить лицензии генератором Segger_J_Link_keygen.rar и внести их.
  8. А чем ссылка не устраивает? Поправьте, может чего сделал не так )) На всякий: SEGGER_JLink_v632g_patch.7z Вот еще пример на NRF: ОО, догнал. Так на не пропатченном бинарнике и не работает ))
  9. Извините, но не совсем понял, что и куда выложить? И что не поддерживает? Имею в данный момент 1986ВЕ1Т с отладкой в Ozon программатором Jlink StLink.
  10. Добрый всем! Прикупил китайский StLinkv2 с целью перепрошить в JLink. Посидел, подумал -> прилагаю архив с мыслями для Segger 6.32g. Что имеем: - перешитый StLink на ST32F103 поддерживает все чипы, а не только STM. - убрана мессага о дефективном JLink v7 (серийник должен быть не в списке забанненых), что приводило к дисконектам. - Ozone работает и с StLink и с JLink v7. Для наката патча можно воспользоваться phyton скриптом в архиве. Пример: Python.exe idadif.py JLinkARM.dll JLinkARM.dif Пользуйтесь на здоровье. https://drive.google.com/file/d/1d-fe8UEQiu...iew?usp=sharing Edit: С внутреннего ресурса SEGGER_JLink_v632g_patch.7z
  11. Учебник по САПР Cadence Allegro

    Спасибо за книгу. Страница 200 - повторно вставлено содержание.
  12. Цитата(agregat @ Oct 17 2017, 11:55) Всего три курса http://www.sigcon.com/ ... Ссылки будут доступны месяц. Спасибо!
  13. Цитата(EvilWrecker @ Oct 13 2017, 17:47) ... другое дело если бы спросили о том, как формируются подобные "допуски". Уважаемый EvilWrecker, так вопрос то не в том КАК ФОРМИРУЮТСЯ ДОПУСКИ. С этим то все запредельно просто. Вопрос в том - почему размер G дан до смежного слоя? Имеет ли разница, где будет дно отверстия backdrill относительно слоев, которые идут до таргет слоя.
  14. Цитата(Uree @ Oct 13 2017, 17:15) Видимо на него никто, кроме производителя давшего такие параметры, ответить не может. Так что почему Вы тут об этом спрашиваете мне, например, непонятно. Вот странно видеть это сообщение. Позвольте, а где мне задавать вопрос на интересующую меня тему? Разделом вроде не ошибся. Прочтите всю тему. Не одного ответа по существу. Зато много вопросов на подобие: "а зачем?", "а для чего?", и "и не лучше ли было?" EvilWrecker, а Ваш взгляд на тему еще более интересен - знаю, но не скажу. Вы в данном случае сами поддерживаете ЦитатаПоражает как из такого можно было раздуть тему на столько постов. А по поводу завода, то ответ: "Параметр G зависит от F, т.к на любую операцию имеется допуск, который заложен в эти величины (допуск на толщину диэлектриков, допуск на прессование, допуск на сверление, допуск на инструмент)" Очень исчерпывающий ответ. Edit: Посыпаю голову пеплом, признаю - есть моя ошибка - ветка не та. Модераторы, будьте добры перенесите тему в раздел "Изготовление ПП - PCB manufacturing". Со здешними обитателями ответа на мой вопрос я не найду.
  15. EvilWrecker,ЦитатаПС. Поражает как из такого можно было раздуть тему на столько постов. Видимо я до конца не понимаю суть и/или "ценность" вопроса Видимо потому, что никто не ответил на мой вопрос )) Цитата(Vasen @ Oct 11 2017, 15:20) ... Какое значение имеет отношение толщин внутренних слоев диэлектрика к глубине сверления? Какая разница в каком месте будет дно backdrill-a по отношению к внутренним слоям? ... Что Gorder и нарисовал. Получается что 2 вариант не катит для backdrill следуя рекомендациям, хотя глубина до target слоя одинакова и, скажем, равна 300мк.