Jump to content

    

T-101

Участник
  • Content Count

    41
  • Joined

  • Last visited

Community Reputation

0 Обычный

About T-101

  • Rank
    Участник
  • Birthday 02/10/1976

Информация

  • Город
    Array

Recent Profile Visitors

1294 profile views
  1. Есть ещё вопрос. На плате (Allegro PCB 16.6) делаю два шейпа в одном проводящем слое. Шейпам присвоены имена цепей NET1 и NET2. Шейпы частично перекрываются по площади. Внимание, вопрос: при преобразовании шейпов в динамические кому из шейпов придётся "подвинуться"?
  2. Подскажите, а как Allegro рассчитывает импеданс печатного проводника? У меня складывается ощущение, что рассчитывает относительно ближайших слоёв заливки (без разницы, питания или земли). Разве это правильно?
  3. Это так называемый "Синоним". Объединяет две цепи в одну для редактора печатных плат и моделировщика. Находится в библиотеке Standart, если я ничего не путаю. Сам никогда не использовал.
  4. Простите, туплю под вечер. Как удалить ВСЕ тивинги на слое, не удалив при этом переходные отверстия?
  5. Нет, не рано. Вообще-то вопрос задан предельно конкретно: "Какого номинала пулл-апы используются для утяжки к питанию выводов ПЛИС во время конфигурации?". Есть необходимость к одному из таких выводов подключить резистор на "землю". Чтоб правильно рассчитать получающийся делитель нужно знать номиналы всех резисторов.
  6. Подскажите, пожалуйста, какими по номиналу резисторами утягиваются к питанию выводы ПЛИС Kintex UltraScale при конфигурации? Один делитель рассчитать надо.
  7. Подскажите, почему Allegro 16.6 плюёт на то, что я задал для определённых классов сигналов определённые слои для трассировки (на рисунке - INT1, INT2...)? Всё равно разводит во всех сигнальных слоях. Даже если я выбираю для трассировки ТОЛЬКО этот класс цепей. Провести все цепи в определённом мной наборе слоёв можно. Вручную, правда. Подскажите, что я делаю не так?
  8. Доброго времени суток. Вопрос по констрейн-менеджеру Allegro 16.6 Скажите, пожалуйста, я правильно понимаю, что группы и классы цепей, созданные в разделе Electrical, невозможно перетащить в разделы Spacing и Physical и там придётся всё создавать заново? Ест ли какой-то способ решения этой проблемы?
  9. Подскажите, пожалуйста, какой параметр в констрейнах надо подкрутить, чтоб PCB editor при трассировке перестал "вести" дифференциальную пару с такими изгибами как на фото? Слайдом это не исправляется. Размер "горлышка бутылки" соответствует параметру Primary Gap
  10. Если Вас не затруднит, поясните подробнее про механизм обновления RefDes именно в Cadence 16.6. Поиском по форуму Ваш совет не ищется.
  11. Подскажите, можно ли каким-то образом перенести цветовую схему обозначения слоёв в PCB Editor (16.6) из одного BRD-файла в другой?
  12. У меня так и сделано. Но при попытке "Swap > Function" выясняется, что на компоненте откуда-то взялось проперти "NO_SWAP_GATE". и никакого свопа не происходит. пытаюсь разобраться откуда это проперти нарисовалось.
  13. Не соображу, как сделать, чтоб в резисторной сборке можно было свопать пины между секциями (отдельными резисторами). Прописал PIN_GROUP='A'. В Allegro предлагается своп только внутри одной секции (резистора).
  14. В версии 16.6 в парт-девелопере не нашёл столбца PIN_CROUP. Так и должно быть?
  15. Здравствуйте. Кто-нибудь уже работал с новой миландровской SRAM 1663РУ1Т (или 2Т)? Есть один конкретный вопрос: В каком случае сигнал QRY "падает" в низкий уровень? В документации на сайте Миландра текст и диаграммы несколько противоречат, на мой взгляд, друг другу.