Jump to content

    

Tpeck

Свой
  • Content Count

    394
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Tpeck

  • Rank
    Местный

Recent Profile Visitors

3946 profile views
  1. Научитесь генерировать синус. Посмотрите чем отличается ЛЧМ от синусоидального сигнала. Модифицируйте Ваш синус до ЛЧМ. ИМХО, использование готовой функции для генерации ЛЧМ на этапе обучения- деградация. Да и остальные вещи делается достаточно просто с помощью штатных средств матлаба. Там все по формулам делается.
  2. У вас по ссылке график работы 5/8 - видимо это опечатка :)
  3. ИМХО. Входной сигнал, поступающий на вход ваших параллельных блоков, на выходе будет складываться когерентно. Если у вас там конечно нету источников с независимой случайной фазой :) NF - каждого из усилителей - независимый случайный процесс. А картинки, как складываются когерентные процессы и случайные упоминалась выше. Вы уверены, что с вашим подходом АДС мерит, то что вы ожидаете? Например аналоговым вольтметром для синуса нельзя мерить СКЗ гауссовского шума.
  4. а a_cpu[21:0] может быть воспринято как отрицательное число? Или оно unsigned по умолчание?
  5. А зачем выкалывать систематическую часть, ведь "классический" вариант - это выкалывать проверку? Ведь весь смысл систематического кодирования теряется. По поводу интерпритации. А если бы выкалывались проверочные биты, то как бы вы тогда канальную скорость искали? Ведь на приемники из этого блока будет извлечены те же самые 100 бит информации. Я бы скорость определил как K/N. Где K - число информационных бит до кодирования, N - число бит в канале.
  6. Спасибо. :) Там целый набор файлов с различной шириной, когда копировал ошибся :( Полез в aldec, а там оказывается параметр множителя шины с верхнего уровня (VHDL) на нижний (Verilog) передавался криво. Сначала он был natural, потом передал на integer - это видимо стало узким местом :( Прописал ручками для одного набора - заработало, начал менять обратно, Aldec упал. После перезапуска Aldec - данная ошибка перестала возникать. Всем спасибо за оперативную помощь.
  7. И так, и так. Я думал, что в Hex меньше чисел, но он считает цифры в бинарном виде %)
  8. Тоже самое, что и в предыдущих строчках. 40 нулей и единиц :) Вот пример тестового модуля с файлом инициализации прикреплен. Там все легко воспроизводится. Чтобы не гадать не кофейной гуще :) test.txt Test.v
  9. Доброго времени суток. Столкнулся с необходимость описывать ROM на Verilog, под семейство Xilinx. Для этих целей использую $readmemb/$readmemh. Пока длина шины данных меньше или равна 32, то инициализация идет нормально. Как только больше, в симуляторе Active-HDL version 9.3, Verilog 2001, возникает предупреждение. # PLI: $readmemh Too many digits in memory word in file *.txt at line 61437, position 1. Word size is 40 bits [systf:LDM14] В стандарте на Verilog 2001 ограничений на длину слова нет. В документации на Active-HDL, тоже не нашел. Подскажите пожалуйста, можно ли что-нибудь с этим сделать? Всем спасибо.
  10. Например отладки связки модулятора+канал+демодулятор. Демодулятор+декодер. Да просто декодеров для снятия BER до 1e-7 и ниже. ИМХО, для снятия качественных характеристик и сравнения их с ожидаемыми на различном множестве тестовых воздействий.
  11. Доброго времени суток. Помогите пожалуйста. Столкнулся со следующей проблемой в Verilog. В качестве базового элемента, допустим, используется массив reg signed [7:0] Data_x [8:0]. Первый вопрос. Правильно ли я понимаю, что каждый раз при при присвоение (i=0; i<9; i=i+1) Data_1<=Data_0(i), необходимо делать цикл по 9 элементам и иначе нельзя? Второй вопрос. Если я захочу передать этот сигнал из компонента на верхний уровень, который написан на VHDL, то мне его надо преобразовать в [71:0] Data_x и передать как std_logic_vectoк(71 downto 0) и в VHDL опять собрать в удобный для работы array? Или можно это сделать как-то проще? Всем спасибо.
  12. тут пишут, что безлимитный на скорости до 20 Мбит, стоит 3500 в месяц, а оборудование 15000 (по акции). Видимо надо искать нормального провайдера. это не подходит?