Jump to content

    

andk

Свой
  • Content Count

    201
  • Joined

  • Last visited

Community Reputation

0 Обычный

About andk

  • Rank
    Местный
  • Birthday 08/04/1966

Контакты

  • Сайт
    http://
  • ICQ
    0

Информация

  • Город
    Миасс
  1. Да, фронты дрожат, но к сожалению, чаще всего решение этой проблемы падает на приёмник... То, что описано у микрочипов - это частный случай, не описывающий процедуры стартовой синхронизации и выбора режима передачи на линии. Опять, топикстартер где-то затаился, и не рассказывает, что ему действительно нужно и с какой реализацией протокола он имеет дело. Посему что-то толковое подсказать не представляется возможным.
  2. Позвольте я вставлю свои 5 копеек Ваш вопрос очень сильно завязан на качество и тип(дифференциальный или одиночный) входного сигнала. Если вход одиночный и чистенький - без дребезга, без искажений фаз и т.п., То ответ Вам дал dxp. В противном случае (реальная жизнь, кхе-кхе) нужно отслеживать: - разницу скоростей и/или джиттер - до +-25% от идеального синхросигнала - дребезг - фазовые искажения - еще какую-нибудь бяку типа режима передачи в синхро бите (запрос-ответ) Кроме как счетчиками (несколькими) не решить. В реале хватает частоты х8-х16 от входной. Еще хороший вариант - применить специализированные микросхемы приемопередатчиков. Это снимет много головных болей Data Delay Devices, HOLT INTEGRATED CIRCUITS к примеру.
  3. И всё таки, настоятельно рекомендую вдумчиво покурить сей документ... К примеру про ваш вопрос враги не скрывают истину: Стр. 2-5 If you use bank 1A for ADC, you cannot use the bank for GPIO. :)
  4. Гхм. Подробный вопрос - подробный ответ. Ну конечно кто-нибудь знает. https://www.intel.com/content/dam/www/progr...10-adc-15.1.pdf Просмотрите, там совсем немного - 60 страниц с картинками.
  5. И всё таки, что вы хотите сделать? Есть какая-то RAM. Есть какое-то Fifo. Зачем их нужно скрещивать? Ну хорошо, почему нельзя сделать Ram с разной разрядностью входа и выхода? Ну а сделать FIFO с разной разрядностью входа и выхода в чём проблема?
  6. Эээ.. Что вы имели ввиду под словом "единица"? В версии 18: Разрядность данных - от 1 до 256. Глубина - от 4 и до конца памяти (ну или триггеров). Вообще, не плохо бы знать про какой камень идёт речь. В приаттаченой картинке скриншот. Если имеется ввиду разрядность 13*8=104 бита, возьмите ближайшее значение - 108.
  7. Цитата(alxkon @ Jan 29 2018, 19:22) Приветствую Всех! Diamond 3.10 У меня сложилось субьективное мнение что LSE синтезирует лучше чем Synplify, макс. частота выше, разницы по LUTах нет. Правда девайс забит только на 40%. А какой опыт у Вас? Такая же фигня. Проект на LA4128, занято ~90%. Ещё понравилось в LSE - человечески понятные текстовые конфиги. (Ну это субъективно, конечно).
  8. AD18

    2 Myron "Скрывать ничего не хочу, только переместить." Скрыть можно. Переместить похоже нельзя. Preferences->System->General->Advanced Где-то там убрать крыжик "Use Active Bar". "Похоже половина багов и шероховатлстей в Алтиуме порождено программистами" Угу. 100% багов порождено программистами
  9. Цитата(Golikov A. @ May 20 2017, 09:57) неужели после такого Кодreg    [DATA_WIDTH-1:0]    RomReg[0:(2**ADDR_WIDTH)-1]; ............. поскипано end в проекте не появится ром самостоятельно инициализированный при конфигурации ПЛИС? Вместо загрузки из файла можно просто руками значения прописать. А что появится тогда? Ведь все конструкции поддерживаются синтезатором альтеры? Не путайте синтезируемые и моделируемые (тестовые) конструкции. Просто попытайтесь ответить на вопрос: Как данные из файла физически попадут в ROM? В описании к микросхеме, примененной топикстартером, сказано "No Memory initialization featuring".
  10. Решение такое: В проект ставим мегафункцию "Altera on-chip flash" для возможности доступа к UFM В мегафункции инициализируем UFM необходимым вам массивом. В проект ставим RAM, пишем процедуру копирования из UFM в RAM. При программировании Pof файла в FPGA не забываем поставить крыжик на запись UFM. В итоге имеем проинициализированную RAM. Собственно всё.
  11. Цитата(Golikov A. @ May 19 2017, 14:19) никто не хочет покупать ЦПЛд в десятки раз меньшего объема по сравнимой с FPGA цене. Думаю никто ничего не убивал, просто они стали никому не нужны. Да всякие проекты бывают... Ставить FPGA ради задачи на десяток триггеров? И 5в. логика актуальна. А еще ИМПОРТОЗАМЕЩЕНИЕ!!! (переводя на человеческий - запчасти для существующего/устаревшего вражеского, когда целиком менять невозможно/дорого) Базара нет, объёмы упали сильно, но нам-то куда деваться? Lattice пока рулит.
  12. Да, в связи с убийством Alter-ой/Intel-ом своих мелких CPLD, Lattice становится актуальным. Интересно. Поддерживаю.