Перейти к содержанию

    

Ed2000

Свой
  • Публикаций

    159
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о Ed2000

  • Звание
    Частый гость

Посетители профиля

2 603 просмотра профиля
  1. Посмотрите (ежегодные мероприятия): https://electronix.ru/forum/index.php?showt...hl=cad.mephi.ru В программе тренинги. Значит есть материал.
  2. А что есть на русском по проектированию в Cadence интегральных схем? И есть ли вообще?
  3. Цитата(vikk @ Jul 14 2016, 13:27) О! всем спасибо! А что опыт говорит? с кем лучше работать? с нашими или с импортными? У нас тут мнения разошлись) начальство в "наших" не очень верит... )) верит в импортных, но тут дополнительные трудности с коммуникациями как мне кажется... Но в целом я понял. Будем контактировать со всеми видимо... Смотря что делать и для каких целей.
  4. Казалось бы вопрос актуальный, а тема остановилась в 2011 г. и похоже никто и нигде свои проекты больше не делает. Интересно а в каких передовых технологиях сейчас работают россияне?
  5. RE to: Кто нам может помочь? Если вопрос актуален -- обратитесь на кафедру Электроники МИФИ см. asic.mephi.ru. Они этим (FPGA to ASIC) занимались. Цитата(vikk @ Jul 12 2016, 18:30) Привет! Имеем проект на Альтере ария5. используем в проекте: - Hard PCIe; - Hard DDR3; - Гигабитные трансиверы на скоростях до 5Гбит/с (12 шт.); - много выводов (6хх); - 190 т.л.я. Встала задача о переносе в СБИС. Сами технологией не владеем. Имеем исходники для ПЛИС. Тестовое окружение. Тесты. Даже стенды есть) Вопрос: Как нам провернуть это дело? Кто нам может помочь? Сколько это будет стоить? Сроки реализации? Что надо от нас? Вопрос безумный немного для форума. Но пока идет этап прикидок - можно)) Спасибо !!! ААААА и еще! Так как живем не последний день) есть шанс, что такое повторится! Вопрос: Что нам надо учесть в следующем проекте для ПЛИС, чтобы перенос в СБИС был почти автоматическим?!
  6. Методы и средства моделирования и автоматизированного синтеза элементов аналого-цифровых интегральных микросхем: Сб. лабораторных работ / Э. В. Аткин, Ю. И. Бочаров, В. А. Бутузов, Ю.А.Волков, А.А. Куксов, Е.З. Маланкин, Д. Л. Осипов, А. Б. Симаков. – М.: НИЯУ МИФИ, 2012. 56 с. Сборник включает четыре работы, посвященные моделированию элементов аналоговых и аналого-цифровых интегральных микросхем, а также ознакомлению с методами синтеза цифровых микросхем с использованием средств автоматизированного проектирования компании Cadence и библиотек КМОП элементов с проектными нормами 45 нм. Сборник лабораторных работ предназначен для студентов, обучающихся по программам подготовки специалистов и магистров по направлению «Электроника и автоматика физических установок». см. Работа 4. Маршрут проектирования цифровых микросхем ..........38
  7. Для создания fabless-центра проектирования преимущественно аналоговых микросхем... подскажите пожалуйста минимально обязательный набор контрольно-измерительной техники, которой целесообразно оснастить такой центр. Бюджет для покупки -- 10-15 млн. руб. Спасибо за любую полезную информацию ...
  8. Цитата(Syd Barrett @ Mar 10 2010, 14:58) Прошу прощения, праздники и подготовка к ним совсем замотали Вот файл, как обещал Подскажите удалось ли разобраться, а то я тоже решил настроить DP? Может есть где концентрированный документик типа how to?
  9. Если ваше предложение в силе дайте мне вход в sonsviri. Постараюсь быть активным юзером... Цитата(SFx @ Oct 19 2009, 08:29) ссори вас не увидил, ткул вам на инвайт. P.S. Дам на Sonsivri инвайт любому из местных, кто подходит под эти требования: 1. Здесь в группе свой и выше =) 2. Более 125 постов здесь 3. Пообещает, что будет там активным пользователем
  10. Планируется ли какое-либо следующее мероприятие?
  11. Цитата(TiNat @ Dec 8 2012, 20:25) Все время использовал Cadence 5141. Вот решил помоделировать в Cadence 6.15. И столкнулся с такой проблемой: запускаю моделирование в ADE XL, никаких ошибок не выдает, складывается ощущение, что моделирование запустилось, но подождав несколько минут, в ciw появилось сообщение: INFO (ADEXL-2107): Job 0 timed out while pending after 300 seconds Timeouts are generally caused by a simulator nonconvergence or legitimate runtime. Timeout duration can be modified in the 'Job Policy Setup' dialog. For no timeout, enter nothing В ADE L все работает. В среде Cadence 6.10 такой проблемы не было, xl запускалось после того, как прописал в .cdsenv переменную adexl.icrpStartup. Подскажите, что сделать, чтобы можно было моделировать в xl и gxl. Спасибо за ответы. Пробовали моделировать скажем простейшую RC-цепочку? Или результат не зависит от сложности схемы?
  12. Цитата(aht @ Nov 1 2012, 14:47) Это конфиденциальная информация, но, по традиции, в 2-3 раза выше, чем на 28nm. А есть ли организации из РФ, которые имеют официально киты на технологию лучше 40 нм? Не знаете ли что об этом?
  13. RHEL6+IC615+MMSIM При выделении любого элемента или группы онных в окне Schematics почему-то автоматически не обновляется экран. Каждый раз для прорисовки нужно нажимать "горячую" клавишу "F". Чем это вызвано и как с этим бороться? Кстати, хотел сделать screenshot (снимок экрана через меню Schematics - File- Export Image) и разместить его в теме, однако в результате в самом файле снимка все ОК (нет не прорисованных мест). Удалось сделать screenshot с помощью RHEL (стандартной Gnome-утилитой) -- см. прикрепленный рисунок В середине прямоугольная черная зона -- это то, что было выделено для редактирования.