Перейти к содержанию

AnatolySh

Свой
  • Публикаций

    94
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о AnatolySh

Контакты

  • Сайт
    http://
  • ICQ
    46423759

Информация

  • Город
    Зеленоград

Старые поля

  • skype
    SharapovSkype
  • Facebook
    https://www.facebook.com/anatoly.sharapov
  1. У функции также м.б. несколько выходов: https://stackoverflow.com/questions/25396647/understanding-system-verilog-function-return-values
  2. Что мешает обновиться, Вы же свой?
  3. Посмотрите здесь. Если не поможет - кидайте проект.
  4. Сказали а, говорите сразу и б: управляйте ModelSim-ом с помощью tcl. Потратите время на изучение, зато потом будете сильно экономить на отладке. Не претендую на непогрешимость, но вот (в скрепке) пример: вдруг, чего себе возьмёте? Любые вопросы и замечания приветствуются. ARINC_TX_sim.rar
  5. Вот на этой схеме прямо написано, что 50МГц идёт на вывод 64. А, вообще, давайте проект: посмотрим, что Вы там делите и чем? )
  6. Ну и заказывайте на али адаптер и за 2-3 недели (минимум гарантированно 2 за 50 баков видел) вам его привезут. За это время разведёте, изготовите и спаяете плату под адаптер именно под себя, и не придётся брать чью-то плату и подстраиваться под чужую разработку. Всё-равно не заметите, как пролетят эти три недели )))
  7. Квартус пролеченный? 32-х битный тоже зависает? Поставьте Web Edition и, при зависании любого варианта, можете с полным правом тормошить интеловцев.
  8. Цитата(fertna18 @ May 12 2018, 16:55) На самом деле именно так и поэтому порой анализ документации занимает много времени У Вас попросту нет другого пути, кроме как научиться воспринимать документацию на языке оригинала. Английский сейчас - это всё. Если Вам не ответят на этом форуме, Вы с лёгкостью сможете обратиться на иностранные или даже в поддержку к самим Аналоговым Девицам ) И, если сможете правильно сформулировать Ваш вопрос (на английском, конечно) - с очень большой долей вероятности получите сразу же полный и исчерпывающий ответ. Если Вы - профессионал, то у Вас не должно быть сложностей с английским.
  9. Цитата(Sprite @ May 12 2018, 16:40) переписал модуль SPI как советовал Flip-fl0p.Flip-fl0p советовал работать только от одного клока: у Вас это, как понимаю, clk. И в списке чувствительности, помимо него, имеет право быть (для проекта комильфо) только, если, конечно, он Вам нужен, ещё асинхронный глобальный сброс. А у Вас в этих списках зоопарк. Кстати, боюсь предложить Вам ещё включить (если я правильно помню называние) Design Assistant ))) И пока перестаньте нас радовать Вашим RTL: давайте сначала код вылизывать. Лучше выкладывайте экран функционального моделирования для этого модуля.
  10. Цитата(fertna18 @ May 12 2018, 07:24) По датам у что то сложновато - много информации урезано. Чем отличается иностранная документация от нашей - в ней можно найти ответы почти на все вопросы. Что нельзя найти - ищется на форумах. Такое ощущение, что у Вас трудности с английским )
  11. Цитата(Marat Zuev @ May 10 2018, 21:42) Спасибо, конечно, но для тех, кто ещё маленький, нельзя ли ещё куда-нибудь в более доступное место выложить? ) Пожалуйста )
  12. Долго собирался, но, наконец-то, добавил (пока) в /upload/FPGA/_Aldec_/ALINT 2012.12.SR2/
  13. Спрошу коротко: читать здесь (ну и все содержательные посты в этой ветке), ставить отсюда?
  14. Под коррекцией я имею в виду то, что описано в четвёртом уроке серии, которую я называл в самом первом посте этой темы: проще говоря возможность не только созерцать в окне Waveform то, что вывел туда Active-HDL, но и иметь возможность самому руками по своему усмотрению в том же окне подвигать фронты, изменить значения сигналов, в общем создавать времянку сразу в графическом виде.
  15. Доброго всем. Стоит задача сравнения результатов моделирования пакетов различных производителей. Берём простейший testbench: Код`timescale              1ns / 100ps // `define PERIOD_OF_CLK   10          // 100MHz => 10ns with respect to timebase (1ns) `define HALF_PERIOD_OF_CLK (`PERIOD_OF_CLK / 2) `define END_TIME        50            // 50ns module test_tb;     reg clk_tb = 1'b0;                  initial begin         $dumpfile("test_tb.vcd");             $dumpvars( 1, clk_tb);     end     initial begin         #0 clk_tb = 1'b0;         forever             #`HALF_PERIOD_OF_CLK clk_tb = !clk_tb;     end          initial begin         #`END_TIME $finish;         end                                                  endmodule И моделируем там и там. В результате получаем два vcd, сравнивая которые видим два существенных отличия: 1 в vcd от Aldec-а в последней строке есть временная метка #500 (файл от Mentor-а оканчивается на предыдущей строке) и 2 в vcd от Mentor-а в строке 14 есть временная метка #0 (файл от Aldec-а этой метки не имеет). Поясните, плиз, кто может. Для примера прилагаю проект с каталогами скриптов Mentor-а, Aldec-а и найденный в интернете java-скрипт сравнения двух vcd, вокруг которого всё и крутится (на исполнения запускается CompareVCD\comparevcd.cmd, в котором прописать две переменные с путями к исполняемым файлам Mentor-а и Aldec-а: set Mentor_bin_path=d:\altera\13.0sp1\modelsim_ase\win32aloem set Active_HDL_bin_path=C:\Aldec\Active-HDL-10.4\bin )