Перейти к содержанию

    

DS

СуперМодераторы
  • Публикаций

    3 096
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о DS

  • Звание
    Гуру

Контакты

  • Сайт
    http://www.cdpsystems.com

Информация

  • Город
    Москва
  1. Работа с EEPROM STM8 в IAR

    Прекратите хамить собеседнику. При повторении будет предупреждение.
  2. Цитата(x736C @ Jul 7 2017, 14:49) И практически за всей жесткой УФ-литографией стоит выходец из СССР, выпускник Физтеха, директор исследовательского подразделения ASML, Вадим Банин. Да и много других бывших соотечественников. Но это так, к слову. Погоды это, конечно, не меняет. Еще добавлю, что прозрачные оптические линзы в случае с рентгеном не работают. И применяют отражающие выгнутые зеркала из металла с нанесенной на поверхность дифракционной решеткой. Зеркало, ближайшее к фотошаблону, выполнено с атомарной точностью. Не уверен, что в нашей строне сегодня возможно что-то подобное произвести на свет. Это все у меня на глазах происходило долгое время. Там самого начала было понятно, что никакого выхода не будет. Голландцы просто за три копейки держали наших, чтобы задешево прикрывать все направления. Когда голландцам надоело, пошли через всякие Роснано и прочее доить и свое государство. Результат вполне закономерный - выход ноль.
  3. Я разобрался, у меня сейчас сомнений нет и все работает. Мультициклы в данном случае использовать просто нельзя. Они заставят пропустить софт возможные метастабильные состояния. По умолчанию он правильно считает и пытается скомпенсировать разбег клоков длиной пути (причем не с целью выровнять время, а с целью уменьшить разбег setup-hold), но при больших задержках в клоке это не помогает.
  4. Цитата(Boris_TS @ Jul 22 2017, 16:25) Вот я как раз и хотел посоветовать работать от PLL'ного Clock'а, с компенсацией кривизны BUFG, за счёт обратной сзязи. Но без конкретных цифр, это было бы неправильно. Аккуратная проверка с калькулятором показывает, что это самый плохой вариант, хотя интуитивно он кажется самым лучшим. Разница best/worst case для задержек в линиях превышает период для 300 Мгц, поэтому и сигнал где-то да и попадет в зону метастабильности. Оптимальный вариант - стробировать входные входным же клоком, а то, что после PLL, считать асинхронным. При использовании PLL Vivado честно пытается "накрутить" трассы для компенсации ухода задержек по клок во всем диапазоне. В общем, работает, как задумано, но результат не соответствует усилиям. Если нужно фиксировать фазу между входным и выходным клоком, надо это делать динамически с использованием iserdes/oserdes и приличного количества логики.
  5. Тактовая 300 Мгц, внутри местами 600 Мгц. Проблема в способе отсчета фронта для hold по умолчанию - это описано в документации. Когда набегает задержка, сравнимая с периодом, это приводит к ошибке, если явно не задавать. Это, кажется, Vivado-специфичная вещь. И второе, что не описано - если используется PLL с обратной связью через BUFG (phase aligned), похоже, для расчета setup прибавляется целый период, а при расчете hold - не прибавляется. (Я и от входного клока пробовал тактировать, и от PLLльного).
  6. Есть забавная вещь с прибавлением - убавлением лишнего периода клока при расчете hold (то ли глюк, то ли на всякий случай). Т.е. просто прибавление времени или цикла вызывает схождение роутера с ума на holdе. Поэтому работает только мультицикл с ручным выставлением hold. Виртуальный клок нужен в основном для наглядности работы.
  7. set_multicycle_path правильно работает для входов, если проделать неочевидные манипуляции с hold. Научился управлять через него.
  8. Увы, мне надо два разных региона синхронизировать потом. Multicircle с 0, такое ощущение, что работает неправильно. Т.е. отсчитывать он начинает от правильного фронта, но строит что-то жуткое, и радостно рапортует от промахе больше, чем на период.
  9. Как побороть ситуацию, при которой Vivado "нагоняет" искусственную задержку на входных сигналах больше периода клока ? Клок задерживается на BUFG, поэтому, с точки зрения Vivado, строб попадает на "предыдущий" клок. Но поскольку клок непрерывный, это не имеет никакого значения. С другой стороны, если поставить false path или maxdelay, то можно попасть в область нестабильности - проверки не будет.
  10. Цитата(alexunder @ Jun 22 2017, 22:41) Уверен, что сами Хамаматсу предлагают готовый модуль усилителя, но стоит он, наверное, как четыре диода У Хамаматсу такими устройствами, похоже, студенты занимаются. Стоят они дорого, а параметры, мягко скажем, очень средние. Если брать детектор и электронику от них обычно возникает вопрос "за что деньги плачены" - все достоинства их детекторов будут снивелированы.
  11. А со щупом все нормально ? Подпаленный выход или тянитолкай по другому выглядят. Да и амплитуда правильная. ССLK останавливается с INIT в 1, или все время есть ?
  12. Сразу убирайте, он там не может стоять - у Вас на входе вместо 1 будет промежуточный уровень.
  13. Надо дальше смотреть, а не дергать чипы. Осциллограф на CCLK подключали, что там происходит ? DONE не прыгает ? И т.д. по всем стадиям загрузки смотрим. У Вас же на DONE светодиод висит - вполне может не работать все. Уберите.
  14. Как раз становится более понятно - начинается чтение, сразу где-то ошибка.
  15. Нет перехода или его не видели - две разные вещи.