Jump to content

    

influenza

Свой
  • Content Count

    105
  • Joined

  • Last visited

Community Reputation

0 Обычный

About influenza

  • Rank
    Частый гость

Recent Profile Visitors

1996 profile views
  1. Дело в том, что до сих пор, ставить или не ставить реконфигруационный контроллер решал разработчик ПЛИС. До 5 Гбит он был не нужен в принципе и мы этим пользовались. Интел же устроил саботаж по сути))) внеся его безальтернативно и придумав для него входной клок.
  2. Разобрались. У Арии10 есть вход CLKUSR. На него требуется подавать 100-125 МГц. "This pin is used as the clock for transceiver calibration...". (pcg-01017.pdf) Припаяли генератор 100 МГц. Все заработало, coreclk_out пошел, линки поднялись. Вообщем не дочитали доки, когда Э3 делали. Теперь на этот вход надо подавать 100 МГц всегда, если используешь гигибитные трансиверы. При старом режиме такого не было... ))) Всем спасибо, учитесь на наших ошибках)
  3. Генератор меняли. Не помогло. Ранее тоже были подобные проблемы с гигабитными трансиверами, работали нестабильно. стали использовать клок с внутренней pll и все заработало стабильно. С PCIe так не прокатывает. Здесь неоднократно упоминали реконфигурационный контроллер. Имею квартус 18.1 и ПЛИС Arria10 022. Не могли бы Вы "пальцем ткнуть" где взять реконф. контроллер? И куда его цеплять к корке? Кстати, не стоит забывать что этот же проект прекрасно заработал на КИТе.
  4. есть подозрение что не завели user_clk. На ките там 100 МГц. Пока не точно, будем проверять
  5. ну да, nreset_status active low. Я пишу про reset_status, который на figure 8-2 выше. Стоит в 1. Реконфигурационного контроллера нет. Пробовал не perst подавать меандр длительностью ~200 мс и 2 сек. Ничего не меняется.
  6. Плату разработали сами. reset_status = 1 - это значит контроллер в сбросе. это точно. есть еще частота 25 МГц с генератора общего назначения, для других потрохов ПЛИС. К PCIe не относится. Для PCIe только refclk получается..
  7. Это то и странно, из резета не вышла, pll в Hardip частоту не залочила. Хотя в гигабитном трансивере pll входную частоту залочила. До ltssm дело не доходит - все в сбросе. Полярность сброса даже меняли - не помогло)) Все выходы сделаны виртуальными, по отчету квартуса - ничего не выкинулось. (рабочий проект в котором все используется ведется себя также)
  8. Были мысли о резете, пробовали соблюсти все по документации. толку ноль. Причем, кит-овая плата вообще без резета на входе завелась. Вытащили ее из ПК и положили на стол, и она завелась нормально, только rx_is_lockedtodata перестала выдавать, что логично.
  9. Сделали модуль на Arria10 10ax022e4f29i3. Предполагали использовать HardIP PCIe. Создал тестовый проект состоящий из одного контроллера Hard PCIe. Однако, на выходе контроллера не увидели частоты 125 МГц (coreclkout_hip =0). При этом reset_status = 1; rx_is_lockedtoref = 0; rx_is_lockedtodata = 0. Но, serdes_pll_locked = 1! Сначала думал ref_clk 100 MHz не подается на вход, однако остальная часть схемы прекрасно видит эти 100 МГц (включая сигналтап). Такое чувство, что внутренняя pll в HardIP не заводится. Но в гигибитном трансивере все заводится и locked поднимается... Первый раз со мной такое, обычно сгенерил контроллер и он сразу заработал. По крайней мере, на предыдущих Arria 5 и Cyclone 5 все работало с полпинка. Кстати, этот же проект скомпиленный под KIT'овую плату с Arria10 заработал сразу.
  10. Сделайте тип - transitional галочки storage qualifier поставьте только по нужным сигналам придумайте триггер который никогда не случится жмете старт - он ждет триггера после прохождения последнего пакета, жмете стоп на времянке последняя активность на нужных вам сигналах
  11. А когда же ждать сей продукт? в свободной продаже я имею ввиду
  12. По времянке куча вопросов: - если частоты на глаз одинаковы - почему сигнал чтения длиннее сигнала записи? и, на эту же тему - почему читаем из пустого фифо, если rdreq = сигнал чтения? осенило )))) может в фифо есть защита от чтения пустого фифо... но тогда вопрос, как подсветить валидный пакет и не подсвечивать выход пустого фифо? судя по картинке задержка в такт от сигнала rdempty... если последний бит будет 1, то эта единица и будет висеть до прихода след. пакета. Очень нужна подсветка валидности. Дополнительные биты хорошая идея - для одинаковой длины больше ниче не надо, при разной добавляем еще счетчик, очень полезно
  13. Здесь все понятно.. никто не спорит. Просто в экономике нашей страны экономика не на первом месте. По поводу ЦР не совсем понял - во-первых 100 МГц я и на ПЛИС получу, во-вторых кто мешает им взять и провести весь проект: купить PCIe, написать самим переходники какие-нибудь интерфейсные ну и т.п. ? (я вообще не за них, просто как пример)
  14. О! всем спасибо! А что опыт говорит? с кем лучше работать? с нашими или с импортными? У нас тут мнения разошлись) начальство в "наших" не очень верит... )) верит в импортных, но тут дополнительные трудности с коммуникациями как мне кажется... Но в целом я понял. Будем контактировать со всеми видимо...