Jump to content

    

AJIEKCEu

Свой
  • Content Count

    317
  • Joined

  • Last visited

Community Reputation

0 Обычный

About AJIEKCEu

  • Rank
    Местный

Recent Profile Visitors

1805 profile views
  1. https://www.xilinx.com/support/documentation/data_sheets/ds892-kintex-ultrascale-data-sheet.pdf Ищите параметр Irpu на 5й странице. Обратите внимание, что дан ток, а не резистор. И разброс там в зависимости от питания банка доходит до 26 раз. Так что с делителем может не получиться.
  2. Судя по описанию - можно. Опора у них общая - 125 МГц. Частота умножается на CPLL. Так что проблем быть не должно.
  3. Нужен именно такой. Совсем. Время поджимает. Возможен вариант взять ваш - вернуть аналогичный через 2-3 недели с доплатой. Спасибо.
  4. Есть партия микросхем, подозреваем брак. Хотим быстро протестировать без пайки. Теоретически можно с возвратом, но лучше купить. PS. В магазинах пока не нашёл. Если подскажите - буду благодарен. PPS. На AliExpress'ах и под заказ - видел, но хочется быстрее.
  5. Есть документ: http://www.xilinx.com/support/documentatio..._7/xst_v6s6.pdf Ориентируйтесь на страницу 251. Для чтения с двух портов одной RAM не дублируя данные - сделайте два блока @always. На каждый порт - свой.
  6. Этот же вопрос просто решается - вы вместо данного сообщения (или в плюс к нему) разместите резюме - и все узнаете. Заодно, возможно, работу смените. ЗЫ. Перспективным студентам(выпускникам) с хорошими базовыми знаниями предлагаем 50(-13%).
  7. Мне кажется, без минимальной схемы - тут никуда. Я имею ввиду функциональной. Если у вас частота на АЦП неизменна(50 МГц) - какой клок вам нужен на CIC? По идее данные заходят на CIC с частотой работы (дискретизации) АЦП. А вот выходят из CIC - на меньшей частоте. Но обычно это реализуется не другой частотой, а значимостью сигнала. То есть на входе - каждый такт значимый, а на выходе есть некий отдельный признак значимых данных. Который возникает раз в 1/2/4/8 и т.д. тактов.
  8. Я не совсем понимаю схему (недостаточно данных), но если на АЦП клок заходит с плис то делаем следующую вещь: Опорный клок-> Делитель на целое число с учетом DDR триггера на выходе -> выходной DDRC триггер. Отсутствие PLL (и выходного триггера (обязательно расположенного в блоке ввода вывода, у Xilinx это называется iob, у Altera возможно по-другому) даст более качественную выходную частоту нежели с PLL (хотя наверное чуть-чуть хуже, чем при использовании внешних компонентов). Использование DDR триггера позволит делить клок на числа некратные двойке. По идее должно быть сильно лучше чем с PLL. Насколько возможно отсутствие PLL - Не совсем понял из условий задачи. Ещё не совсем понял, как вы выбираете частоту дискретизации извне? У вас гарантированно только полезный сигнал приходит на АЦП? Уже отфильтрован внешними условиями/схемами?
  9. Цитата(Golikov A. @ Jul 3 2015, 11:24) а ничего что вы на 8 поделили? Давайте теперь пруф деления на 7 с 50% скважностью Чё-й то на 8? Я вот считаю с картинки клоки - у меня 7 получается. На 7 периодов исходного клока - один период полученного. Вот вам картинка с временами, если лень считать: 40 ns - период исходного клока, 40+100.1 ns - Clock_High для полученного (0,1 нс - из-за DDR Триггера и это задержка, а не изменение периода). 140 ns - Clock_low для полученного. Итого - DutyCycle 50|50. Отношение периодов - 280/40 = 7.
  10. Цитата(Golikov A. @ Jul 3 2015, 08:26) можно чуть подробнее? что на какие входы ДДР идет? Например вот: CODE library IEEE; use IEEE.STD_LOGIC_1164.ALL; library UNISIM; use UNISIM.VComponents.all; entity clk_div7 is Port ( clkin : in STD_LOGIC; clkout : out STD_LOGIC); end clk_div7; architecture Behavioral of clk_div7 is signal shift_reg : std_logic_vector(13 downto 0) := "00000001111111"; signal nclkin : std_logic := '1'; begin nclkin <= not clkin; process(clkin) begin if rising_edge(clkin) then shift_reg <= shift_reg(11 downto 0) & shift_reg(13 downto 12); end if; end process; ODDR2_inst : ODDR2 generic map( DDR_ALIGNMENT => "C0", -- Sets output alignment to "NONE", "C0", "C1" INIT => '0', -- Sets initial state of the Q output to '0' or '1' SRTYPE => "ASYNC") -- Specifies "SYNC" or "ASYNC" set/reset port map ( Q => clkout, -- 1-bit output data C0 => clkin, -- 1-bit clock input C1 => nclkin, -- 1-bit clock input CE => '1', -- 1-bit clock enable input D0 => shift_reg(13), -- 1-bit data input (associated with C0) D1 => shift_reg(12), -- 1-bit data input (associated with C1) R => '0', -- 1-bit reset input S => '0' -- 1-bit set input ); end Behavioral; Можно наверное сделать нагляднее, это в качестве proof-of-concept. Результат:
  11. 1. В режиме DCM - входная частота (у Spartan6) от 5 МГц. Так что заведется. А вот как PLL - фиг. 2. Можно использовать счетчик + DDR триггер на выходе. Тогда Duty Cycle выходного клока будет в абсолютном значении такой же как и у входного. Соответственно в процентах - в семь раз меньше.
  12. http://www.xilinx.com/support/answers/57546.html
  13. 933 МГц, при условии использования HP_IO банков и AUX_IO=2.0V. Реально гоняли на 800 МГц. Это для Kintex. Для Artix точно не скажу. --Добавлено через минуту. Возможно вам мешает fbg корпус. Попробуйте ffg
  14. Смотрите в сторону DRP. http://www.xilinx.com/support/documentatio...ransceivers.pdf Для GTX - адрес 0x1C. стр 470.