Jump to content

    

Uncle_igor

Новичок
  • Content Count

    4
  • Joined

  • Last visited

Community Reputation

0 Обычный
  1. Больше спасибо, как раз то что я и пытался изобрести, пойду изучать как это делать правильно, спасибо за подсказку) Благодарю за пояснения. Правильно ли я понимаю, что если в проекте используется логика со сохранением состояния, то нужно использовать синхронную схему?
  2. Я в разработке совсем недавно, начал читать эту книгу, Ошибся в описании, не мультиплексор со справедливым обслуживанием, а контроллер мультиплексоров, который должен управлять мультиплексорами в соответствии с очередью. С клоком я делал все ок, все работает, там понятно, хотелось попробовать именно асинхронную реализацию. "Обвязка в виде регистров" - имеется ввиду промежуточные регистры чтобы убрать комбинационную петлю ?
  3. Всем добрый день, я новичок в FPGA. В проектах использую Verilog. Появилась задача сделать mux со справедливым обслуживанием. На входе 3 однобитных (С потенциальным расширением) сигнала, на выходе управляющая (3bit). На входы в различных комбинациях могут приходить "Запросы". На выходе должен быть сформирована управляющая последовательность для mux и переключаться в соответствии с тем в какой очереди поступили сигналы. У меня получилось написать вариацию, симуляция проходит предсказуемо, но после синтеза лезут warning о комбинационных петлях. Подскажите пожалуйста как решить эти варнинги и правильный ли вообще подход к решению задачи. PS Так же я знаю что есть проблема с переполнением счетчика, пока не понимаю как правильно сделать защиту(кроме заведомо большого размера счетчика). Код модуля: testbench: Симуляция с ожидаемым результатом: