Jump to content

    

glupec

Участник
  • Content Count

    16
  • Joined

  • Last visited

Community Reputation

0 Обычный

About glupec

  • Rank
    Участник

Recent Profile Visitors

The recent visitors block is disabled and is not being shown to other users.

  1. Спасибо. На квадратурные демодуляторы построенные на ячейке Гилберта лучше подавать меандр?
  2. Здравствуйте. Почему на некоторых схемах приёмников не используют фильтр между синтезатором частот и смесителем? В каких случаях лучше фильтровать сигнал с LO и добиваться синусоиды, а в каких на смеситель стоит подавать меандр?
  3. Здравствуйте. Прошивал Atmega328p через SPI и "Arduino as ISP", всё было хорошо до тех пор пока не прошил кодом в котором прошиваемый Atmega328p становился SPI мастером. С этих пор прошивамый МК успешно работает, но при повторной попытке прошить вышеуказанным методом в среде Arduino 1.8.13 появляется следующая ошибка: Sketch uses 10538 bytes (34%) of program storage space. Maximum is 30720 bytes. Global variables use 913 bytes (44%) of dynamic memory, leaving 1135 bytes for local variables. Maximum is 2048 bytes. avrdude: Yikes! Invalid device signature. Double check connections and try again, or use -F to override this check. An error occurred while uploading the sketch Прошиваемый Atmega328p находится в плате без USB. Я могу прошить микроконтроллер через SPI в данной ситуации, и не прибегать к выпаиванию микроконтроллера? Спасибо за внимание. Соединение двух МК для прошивки одного другим происходит по такой схеме.
  4. Здравствуйте. Используя онлайн калькулятор получил номиналы компонентов для фильтра, но измеренные с помощью Nano VNA АЧХ фильтров отличаются от расчётных. Чем выше частота среза фильтра тем больше отклонение реального фильтра от расчётного. Почему так получается? Индуктивности и конденсаторы беру из наборов sample book купленных на алиэкспрессе. АЧХ фильтров прикреплены в виде картинок.
  5. Здравствуйте. Разбираюсь со смесителями (downconverter), точнее с ADL5380 (datasheet: https://www.analog.com/media/en/technical-documentation/data-sheets/ADL5380.pdf ) Телескопическая антенна через балун подключена к rf-in. Сигнал ПЧ (Пины: IHI, ILO) через балун поступает на осциллограф с полосой пропускания 250 MHz. Функцию FFT осциллографа я использую для получения спектра сигнала ПЧ. Вход LO присоединён к дифференциальному выходу PLL-out FPGA (400 MHz) через аттенюатор. На антенну подаётся сигнал на частоте 433 MHz от пульта брелка. Фильтры отсутствуют. Схема и спектр ПЧ прикреплены в виде изображений. Смеситель работает корректно? Сигнал с входа РЧ должен без затухания появляться на выходе ПЧ? Т.е. если у меня не отфильтрованы FM радиостанции до смесителя, то на выходе ПЧ я так же получу эти станции на ~100 MHz? Почему в моём случае пик на 33 MHz меньше пика на 433 MHz если у смесителя по даташиту "Voltage conversion gain: ~7 dB". Мне казалось если у смесителя conversion gain, а не loss, то пик на IF должен быть больше чем пик на RF особенно учитывая затухание высоких частот из-за низкой полосы пропускания осциллографа в моём случае. Или я что-то не правильно понимаю/делаю?
  6. Здравствуйте. Есть Altera Cyclone IV ep4ce6 впаянная в мою плату. FPGA через JTAG нормально прошивается, но загружаться с flash памяти(Winbond 25q16jvsiq) при запуске отказывается. Пробовал записывать на flash карту прошивку через Active Serial Configuration via JTAG (Создание .jic файла), но толку нет. Схема соединения памяти и fpga отображена на приложенном изображении. Также приложены осциллограммы с пинов чипа памяти при подаче питания на плату и при попытки записать в память прошивку через FPGA.
  7. Благодарю. Получается я могу в модуле написанном на предпочтительном языке "вызывать" модули написанные на любых поддерживаемых средой языках HDL? Т.е. в SystemVerilog модуле написать instance VHDL модуля? Или это работает только в пределах верилогов?
  8. Здравствуйте. Как в топ модуль .sv на SystemVerilog инстанцировать PLL у Cyclone IV? До этого генерировал блок ALTPLL через MegaWizarzd Plug-In Manager(Quartus II) и связывал Verilog блок с PLL блоком в Schematic файле.
  9. С генерацией PLL символа проблем нет. Проблема в том что я не знаю как этот символ соединить с модулем на SystemVerilog. В отличии от Verilog я не могу сгенерировать символ и графически соединить его с символом PLL.
  10. Здравствуйте. Раньше используя Quartus II 13.0.1 я писал модуль на Verilog и создавал символ из верилог файла. После создавал через MegaWizarzd Plug-In Manager мегафункцию ALTPLL. PLL символ соединял с символом моего верилог-модуля в Schematic файле .bdf(Он топовый). Т.е. я работал с символами внутри Block Diagram/Schematic File. Теперь я изучаю SystemVerilog и столкнулся с тем, что я не могу из .sv файла создать символ. Я догадываюсь, что в качестве топ модуля нужно использовать .sv файл и внутри него инстанцировать и соединять мои модули, но как быть с PLL в данном случае мне не понятно. Кроме ALTPLL в плагин менеджере квартуса есть и другие полезные вещи. Хотелось бы понять, могу ли я их использовать совместно с SystemVerilog, а если могу то как.
  11. Здравствуйте. Как принято разводить дифференциальные пары в том случае, когда у источника плюс сверху, а у приёмника плюс снизу? В случае РЧ сигнала можно пренебречь полярностью и присоединить плюс источника к минусу приёмника?
  12. Здравствуйте. В онлайн калькуляторе фильтра нижних частот есть поля "Input Impedance" и "Output Impedance". Если выходной импеданс(300 Ом) установить отличным от входного(50 Ом), то появится затухание в полосе пропускания(~3 дБ). Это затухание будет в том случае если к выходу фильтра подключить нагрузку в 50 Ом, при том что выход фильтра рассчитан на 300 Ом? Или фильтр будет давать указанное затухание в полосе пропускания в любом случае, даже если к выходу фильтра подключена нагрузка на 300 Ом?