AntonB

Да лучше что то поинтереснее стандарта посмотреть)

Посоветуйте хорошую и современную литературу по VHDL. Желательно по стандарту 2008го года

Разобрался. Если интересует напишите в личные сообщения. Слишком долго расписывать.

Таск получает 2 значения типа real из блока initial и проводит некоторые вычисления Можно ли с помощью функции или какой либо другой конструкции вызвать этот таск в другом блоке? Желательно бы ещё пример с образцом синтаксиса

Есть кто прикручивал VUnit к tb на SystemVerilog? В интернете мало примеров, да и в документации он всего 1) Посмотреть бы расстановку макросов и небольшие комментарии бы по ним

Вот у меня и проблема, что в конторе все пишут на VHDL и все исходиники блоков на нем А я единственный на Verilog занимаюсь верификацией. Поэтому приходится вертеться и крутиться) Вот я и думаю насчёт перехода на SV. Вопрос только в том, упростит ли мне это жизнь)

QuestaSim позволяет вытаскивать из VHDL нужные сигналы, чтобы посмотреть, весьма удобная фитча) Сам tb на Verilog пишу

Хотел спросить Для как раз верификации лучше перейти на SystemVerilog, или функций Verilog будет достаточно ? Также в плане сращивания с VUnit

Благодарю, вытащил сигналы без костылей

QuestaSim Данную ссылку видел, но там только ModelSim версии 5.5 Видел как то через точку в Verilog можно лезть внутрь модулей, но синтаксис не знаю, так как в свои 22 опыта немного)

Для использования в testbench

Каким образом можно получить значение сигналов, который прописан в одной из вложенных модулей ? Testbench на Verilog, модули к которым надо получить доступ написаны на VHDL Лучше с примером синтаксиса