

AntonB
Участник-
Posts
16 -
Joined
-
Last visited
Reputation
0 ОбычныйAbout AntonB
-
Rank
Участник
- Birthday 03/19/1998
Информация
-
Город
Array
Recent Profile Visitors
The recent visitors block is disabled and is not being shown to other users.
-
Что обозначает в покрытии данный пункт ?. Для примера загрузил скрин и подчеркнул красным
-
Использование UVM
AntonB replied to AntonB's topic in Языки проектирования на ПЛИС (FPGA)
Вообще мне кажется что через всякие FLI, VPI и DPI верификация уже должна переходить на C++, C и тд- 27 replies
-
- fpga
- verification
-
(and 1 more)
Tagged with:
-
Использование UVM
AntonB replied to AntonB's topic in Языки проектирования на ПЛИС (FPGA)
Ну как по мне, то cocotb в этом плане неплох- 27 replies
-
- fpga
- verification
-
(and 1 more)
Tagged with:
-
Использование UVM
AntonB posted a topic in Языки проектирования на ПЛИС (FPGA)
Посоветуйте материал для изучения UVM ?- 27 replies
-
- fpga
- verification
-
(and 1 more)
Tagged with:
-
Литература по VHDL
AntonB replied to AntonB's topic in Языки проектирования на ПЛИС (FPGA)
Да лучше что то поинтереснее стандарта посмотреть) -
Литература по VHDL
AntonB posted a topic in Языки проектирования на ПЛИС (FPGA)
Посоветуйте хорошую и современную литературу по VHDL. Желательно по стандарту 2008го года -
Использование VUnit в Tb на SystemVerilog
AntonB replied to AntonB's topic in Языки проектирования на ПЛИС (FPGA)
Разобрался. Если интересует напишите в личные сообщения. Слишком долго расписывать. -
Таск получает 2 значения типа real из блока initial и проводит некоторые вычисления Можно ли с помощью функции или какой либо другой конструкции вызвать этот таск в другом блоке? Желательно бы ещё пример с образцом синтаксиса
-
Есть кто прикручивал VUnit к tb на SystemVerilog? В интернете мало примеров, да и в документации он всего 1) Посмотреть бы расстановку макросов и небольшие комментарии бы по ним
-
Вот у меня и проблема, что в конторе все пишут на VHDL и все исходиники блоков на нем А я единственный на Verilog занимаюсь верификацией. Поэтому приходится вертеться и крутиться) Вот я и думаю насчёт перехода на SV. Вопрос только в том, упростит ли мне это жизнь)
-
QuestaSim позволяет вытаскивать из VHDL нужные сигналы, чтобы посмотреть, весьма удобная фитча) Сам tb на Verilog пишу
-
Хотел спросить Для как раз верификации лучше перейти на SystemVerilog, или функций Verilog будет достаточно ? Также в плане сращивания с VUnit
-
Благодарю, вытащил сигналы без костылей
-
QuestaSim Данную ссылку видел, но там только ModelSim версии 5.5 Видел как то через точку в Verilog можно лезть внутрь модулей, но синтаксис не знаю, так как в свои 22 опыта немного)
-
Для использования в testbench