module spi_slave(
input i_core_clk, //FPGA clock
input wire i_cs,
input wire i_clk,
input wire i_mosi,
output reg o_miso,
output reg o_irq,
output reg [7:0]o_rx_buf,
input wire [7:0]i_tx_buf
);
reg [2:0]counter; //счётчик битов
//детектор CLK
reg clk_1, clk_2;
wire clk_pos, clk_neg;
assign clk_pos = clk_1 & ~clk_2;
assign clk_neg = ~clk_1 & clk_2;
//детектор CS
reg cs_1, cs_2;
wire cs_neg;
assign cs_neg = ~cs_1 & cs_2;
always @(posedge i_core_clk)
begin
clk_1 <= i_clk;
clk_2 <= clk_1;
cs_1 <= i_cs;
cs_2 <= cs_1;
if(clk_pos && !cs_2) counter <= counter + 1'd1;
if(cs_neg) counter <= 3'd0;
end
//----------------------- MOSI -----------------------------
reg [7:0]sr_rx; //сдвиговый приёмный регистр
reg rx_flag;
always @(posedge i_core_clk)
begin
if(clk_pos && !cs_2)
begin
sr_rx <= {sr_rx[6:0], i_mosi};
if(counter == 3'd7) rx_flag <= 1'd1;
end
if(rx_flag)
begin
rx_flag <= 1'd0;
o_irq <= 1'd1;
o_rx_buf <= sr_rx;
end
if(o_irq) o_irq <= 1'd0;
end
//-------------------------- MISO ---------------------------------
reg [7:0]sr_tx; //сдвиговый регистр отправки
always @(*)
begin
if(cs_2) o_miso = 1'dZ;
else o_miso = sr_tx[7];
end
always @(negedge i_core_clk)
begin
if(o_irq || cs_neg)
begin
sr_tx <= i_tx_buf;
end
if(clk_neg && !cs_2 && counter)
begin
sr_tx <= sr_tx << 1'd1;
end
end
endmodule
Симулирую пока внутри квартуса, написание тестбенчей пока не освоил до конца. Знаю, сейчас ругаться будете, но модуль простой и логику работы можно вполне проверить встроенным функциональным симулятором.
Сдаётся мне, это тоже будет работать только при соотношении клоков iclk/isclk = 10/1 (минимум).
