Jump to content

    

MarGor

Участник
  • Content Count

    5
  • Joined

  • Last visited

Community Reputation

0 Обычный
  1. Спасибо! Но данный стандарт описывыает для SystemVerilog. Можно ли сделать на VHDL?
  2. Здравствуйте, подскажите, как в проекте сделать так, чтобы тестбенч для верхнего уровня читал данные из файла в модуль нижнего уровня. Не делая выводы в модeле top? Либо можно как-то пометить выводы верхнего уровня, чтоб при имплементации не выдавало ошибок об отсутствии пинов для данных выводов?
  3. Подскажите, как запустить на симуляцию несколько модулей verilog в одном waveform в active-hdl?