Jump to content

    

Asb

Свой
  • Content Count

    309
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Asb

  • Rank
    Местный

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

2773 profile views
  1. Вопрос собственно по организации работы. Возможно ли заставить оболочку использовать относительные пути при создании проектов (скажем относительно ${workspace_loc})? И более общий вопрос. Как удобнее создавать workspace: в структуре каталогов проекта Vivado или строить для SDK отдельную независимую структуру каталогов?
  2. Потихоньку знакомлюсь с SystemVerilog. Вопрос собственно в том можно-ли с помощью параметров интерфейса добавить / исключить сигналы. К примеру в шине AXIS подшина USER может иметь разный размер или отсутствовать вовсе. Порадовавшись поддержке generate в интерфейсах получил... interface axis_if #(parameter int DATA_W = 16, USER_W = 0) (input wire logic aclk, aresetn); logic[DATA_W-1 : 0] tdata; logic tvalid, tlast, tready; logic[USER_W-1 : 0] tuser; if (USER_W > 0) begin modport m ( input tready, output tdata, tvalid, tlast, tuser ); modport s ( input tdata, tvalid, tlast, tuser, output tready ); end else begin modport m ( input tready, output tdata, tvalid, tlast ); modport s ( input tdata, tvalid, tlast, output tready ); end endinterface Код синтаксически верный, но не рабочий. Полагаю из-за дополнительного уровня созданного generate. Очевидное решение с созданием разных modport душу как-то не греет. В общем хотелось-бы понять как делать правильно.
  3. Действительно в стандарте illegal. Но нет ни ошибок ни предупреждений пока не меняется разрядность. Т.е дублирование строк деклараций ни к чему плохому не ведет. А что wire, что reg синтезатору видимо поровну... Изначально вопрос возник отсюда `AXI4L_WIRE_BUS(m_tcp0_ctrl 16, 32, s_ctrl_aclk, s_ctrl_aresetn); `AXI4L_WIRE_BUS(m_tcp1_ctrl, 16, 32, s_ctrl_aclk, s_ctrl_aresetn);
  4. С Verilog'ом знаком весьма поверхностно. Вопрос видимо детский... Но не понимаю wire a; wire a; reg a; У Vivado синтаксис этого фрагмента вопросов не вызывает. В результате а будет wire или reg? И что вообще происходит с повторным декларированием сигналов в Verilog и, кстати, в SV?
  5. Я работаю в маршруте с DC. Без перехода на DxD выше 2.6 не получится. По общему впечатлению от 2.6 показалось, что оно того не стоит. Начинаю задумываться о Cadence.
  6. Понятно. Видимо в VX2.3 не получится.
  7. Ну да о тех самых R.., C.., D.. Но я что-то не соображу как передать Silkscreen в 3D.
  8. Это конечно хорошо. НО почему не сделать НОРМАЛЬНЫЙ экспорт в STEP. В Cadense есть, в Алтиуме есть, у всех есть. У Ментора нет. Вопрос риторический.
  9. Чем бы его еще посмотреть. Solid + CircuitsWorks многовато будет.
  10. Xpedition не передает RefDes'ы при формировании STEP'a. Это по религиозным соображениям? Вроде даже была IDEA D15037. К сожалению сейчас не получается посмотреть чем там дело кончилось. Может быть есть самописные скрипты для экспорта. Или как вариант - простой (и желательно бесплатный) viewer для IDF/IDX?
  11. При Move, если использовать контекстное меню, сносит полюбому - курсор то смещается. В dynamove - да не сносит.
  12. Подскажите пожалуйста, можно-ли настроить Layout таким образом, чтобы при выполнении команды Move группы объектов эту группу вначале не сносило к положению курсора. Собственно это происходит и для отдельных объектов, но там это напрягает несколько меньше.
  13. У меня не влияет. У Вас получается очистить список али нет ?