Добрый день. Многие кандидаты проходят обучение в вузе без возможности работать. Тем не менее у них есть опыт, который указан в минимальных требованиях. Они получают его в рамках научной деятельности, учась в университете.
Добрый день. Мы обычно отвечаем всем кандидатам. Прошу прощения, если вы не получили ответ. В вакансиях на hh.ru указаны контактные данные (почта, телефон). Если вас не затруднит, продублируйте туда, пожалуйста.
Добрый вечер. У кандидатов на позицию Инженер-стажер RTL мы просим выполнить тестовое задание, которое есть в открытом доступе на нашем сайте. Здесь представлена другая вакансия.
Компания Syntacore, разработчик микропроцессорного IP, ищет сотрудника на позицию RTL Designer.
Обязанности:
Разработка и верификация сложных функциональных модулей для ASIC на Verilog/System Verilog.
Требования:
Опыт разработки и верификации RTL для ASIC от 3 лет;
Отличное знание Verilog/System Verilog;
Опыт использования RTL симулятора от 3 лет (any vendor);
Знакомство с архитектурой современных процессоров, знание современных SoC интерфейсов (ACE, AXI);
Уверенный пользователь Linux;
Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы;
Опыт работы с системами контроля версий.
Мы предлагаем:
Высокую оплату труда (по результатам собеседования);
Оформление по ТК РФ;
Интересную и перспективную работу, возможность быстрого профессионального и карьерного роста;
Гибкий рабочий график;
ДМС, оплачиваемый отпуск и больничный;
Возможность публикаций и поездок на конференции.
Контактная информация:
[email protected]
Дарья
Также другие вакансии компании можно посмотреть на сайте https://spb.hh.ru/employer/2132324
