Jump to content

    

novic

Участник
  • Content Count

    12
  • Joined

  • Last visited

Community Reputation

0 Обычный

Recent Profile Visitors

The recent visitors block is disabled and is not being shown to other users.

  1. кароче как я поняла. нужно написать код схемы и тестбенч. на ПЛИСке, на которой будет работать наш код есть 2 кнопки. при нажатии на кнопку идет дребезг и задача такова что на нажатии кнопок светодиод нам должен показать сколько дребезгов было-подсвечиванием светодиодов. key 0 идет на счетчик1. сигнал клок проходит через фильтр, видит дребезг, фильтрует его и подается на счетчик2. потом все идет в мультиплексор и с мультиплексора на светодиоды. когда нажимаем на обе кнопки все светодиоды должны не гореть. а 1 мс это как я поняла задержка дребезга.
  2. нужно описать схему на языке VHDL в схеме: элемент "и", фильтр, 2 счетчика и мультиплексор. а задание хвучит след образом:1)обеспечить фильтрацию входных импульсов, длительностью не менее 1 мс; 2) подсчет импульсов до и после; 3) вывод на счетч. значение на светодиоды; 4) сброс осуществляется нажатием на обе кнопки; 5) 1 кн. задает механические колебания, 2 кн.- отображение счетчиков
  3. Всем привет! кому не сложно, помогите пожалуйста описать схему на языке программирования VHDL. попыталась что-то написать, но что-то не так. помогите library ieee; use ieee.std_logic_1164.all; entity top is port ( KEY0 : in std_logic; KEY1 : in std_logic; CLK100MHZ : in std_logic; LED : out std_logic_vector (7 downto 0) ); end entity top; architecture rtl of top is signal key0_int : std_logic; signal key1_int : std_logic; signal count, c_out : std_logic_vector(4 downto 0); signal e_clk : std_logic; signal stop_count : std_logic; signal clk_counter : std_logic; begin clock: process (F, c_out) begin if F = '0' then e_clk <= '0'; else if conv_integer(c_out) = Width_count + 1 then e_clk <= '0'; else e_clk <= '1'; end if; end if; end process; clk_counter <= e_clk and clk; counter: process (clk_counter, F) begin if (F = '0') then count <= (others=>'0'); else if rising_edge(clk_counter) then count <= count + 1; end if; end if; end process; c_out <= count; compare: process (c_out) begin if conv_integer(c_out) = Width_count then Fn <= '1'; else Fn <= '0'; end if; end process; begin mux: process(sel) begin case sel is when "0001" => out_bus <= in_bus1; when "0010" => out_bus <= in_bus2; when "0011" => out_bus <= in_bus3; when "0100" => out_bus <= in_bus4; when "0101" => out_bus <= in_bus5; when "0110" => out_bus <= in_bus6; when "0111" => out_bus <= in_bus7; when "1000" => out_bus <= in_bus8; when "1001" => out_bus <= in_bus9; when "1010" => out_bus <= in_bus10; when others => out_bus <= (others => '0'); end case; end process; end architecture;
  4. расчет

    нужно чтобы все сопротивление схемы было Rd<95 Ом это динамическое сопротивление Сq=1.6*10^-22 МФСs=4•10^-18 МФLq=6.18•10^17 МГцf=16 МГц Xcq=6.22•10^-25 МОмXcs=2.48•10-22 МОмXlq=6.21•10^19 МОм
  5. расчет

    но частота при этом должна быть 16 МГц, это расчет схемы кварцевого резонатора
  6. расчет

    все в мега фарад, мега Ом, мега герц а рассчитать нужно какие сопротивления ставить в схему, если все сопротивление схемы должно быть < 95 Ом хоть какие-то формулы, сама все посчитаю
  7. расчет

    помогите рассчитать сопротивления к схеме, если Если Сq=1.6*10^-22 МФСs=4•10^-18 МФLq=6.18•10^17 МГцf=16 МГцRd<95 Ом Xcq=6.22•10^-25 МОмXcs=2.48•10-22 МОмXlq=6.21•10^19 МОм
  8. а что же можно сделать?
  9. в как из графиков понять какова частота сигнала?
  10. вот мне это как раз и нужно. и я не знаю что делать... я даже не понимаю что на графиках должно получиться, хоть примерно что?
  11. емкость в схеме сильно влияет на уход. нужно подобрать такую емкость в резонаторе, чтобы суммарно с емкостью в схеме она обеспечивала нужную частоту. как ее подобрать, не понимаю.... это нужно изменить емкость в резонаторе и еще близ лежащие емкости????
  12. всем привет. помогите понять схему!!! как задается частота и почему у кварца в фильтре одна частота,а здесь другая. и как тут КГ подключен, по какой схеме трехточки