Драконофф

Извините, а лекций у Вас не осталось или хотя план занятий? Обещаю не распространять, если это важно.

Спасибо за ответ. Извините, мой косяк. На борде не получиться использовать это ip. Там разводка только для tri mod сделана. В мануале к отладке написано. да...

Всем привет! vivado 2018.3 artyx7 ac701 development kit. Столкнулся с проблемой в назначение ножек. В идеи когда при создание проекта выбирается борда вместо отделенного ПЛИСа, то Vivado в настройках ip позволяет сделать привязку к определённым в отладочной плате выводам. Как я и сделал в моём случае. Дело в том что среде ругается на отсутствие назначений ножек для axi_ethernetlite. На схеме к отладке ножек этих нет. Что делаю не так?) phy_col, phy_crs, phy_rst_n ... phy_tx_data[3:0] при этом phy_mdc, phy_mdio_i,phy_mdio_o,phy_mdio_t среда назначила нормально. Схему block design прикрепил в атач. Заранее спасибо за помощь) ethernet_lite.pdf

Здравствуйте, сейчас проводите такие занятия? )

В общем заработало, я сделал генерацию дополнительного тактового сигнала из MIG'а и завел на clk_ref настроенный как No Buffer. Причина erarta в плате, ножки предназначенные для clk_ref не генерят частоту. плата AC701 Если кому-нибудь поможет вот решение: sys_clk с дифпары R3/P3 200МГц ref_clk с генерируемой частоты 204МГц ddr3.pdf

в единице в нуле не радует... https://forums.xilinx.com/t5/Processor-System-Design/MicroBlaze-tutorial-UG940-adapted-to-AC701-eval-board/m-p/489884/highlight/false#M12575 моя проблема один в один, только в решение ref_clk отключено, у меня же оно не отключается)

Да, теперь понял. Сделал теперь так. Назначил ножки: set_property PACKAGE_PIN R3 [get_ports {clk_ref_p}] set_property IOSTANDARD LVDS_25 [get_ports {clk_ref_p}] set_property PACKAGE_PIN P3 [get_ports {clk_ref_n}] set_property IOSTANDARD LVDS_25 [get_ports {clk_ref_n}] В настройках MIG'а для обеих частот поставил опцию No Buffer, появились ошибки в rfoutr_design: [DRC PDRC-34] MMCM_adv_ClkFrequency_div_no_dclk: The computed value 216.667 MHz (CLKIN1_PERIOD, net pll_clk3) for the VCO operating frequency of the MMCME2_ADV site MMCME2_ADV_X1Y2 (cell ddr3_i/mig_7series_0/u_ddr3_mig_7series_0_1_mig/u_ddr3_infrastructure/gen_mmcm.mmcm_i) falls outside the operating range of the MMCM VCO frequency for this device (600.000 - 1440.000 MHz). The computed value is (CLKFBOUT_MULT_F * 1000 / (CLKINx_PERIOD * DIVCLK_DIVIDE)). Please run update_timing to update the MMCM settings. If that does not work, adjust either the input period CLKINx_PERIOD (36.923077), multiplication factor CLKFBOUT_MULT_F (8.000000) or the division factor DIVCLK_DIVIDE (1), in order to achieve a VCO frequency within the rated operating range for this device. [DRC PDRC-43] PLL_adv_ClkFrequency_div_no_dclk: The computed value 216.667 MHz (CLKIN1_PERIOD, net clk_out1) for the VCO operating frequency of the PLLE2_ADV site PLLE2_ADV_X1Y2 (cell ddr3_i/mig_7series_0/u_ddr3_mig_7series_0_1_mig/u_ddr3_infrastructure/plle2_i) falls outside the operating range of the PLL VCO frequency for this device (800.000 - 1866.000 MHz). The computed value is (CLKFBOUT_MULT_F * 1000 / (CLKINx_PERIOD * DIVCLK_DIVIDE)). Please adjust either the input period CLKINx_PERIOD (6.000000), multiplication factor CLKFBOUT_MULT_F (13) or the division factor DIVCLK_DIVIDE (10), in order to achieve a VCO frequency within the rated operating range for this device. Сделал по рекомендации ошибок, ничего не исправилось, кроме того что ошибки стали рекомендовать другие значения... Да я бы оставил только диф sys_clk, а ref_clk отключил бы, та он не исчезает как пин, не нашел как его отключить. ddr3.pdf

Извините я не совсем понял куда не приходит? Вроде клок заходит в MIG а дальше из пина ui_ckl MIG'а идет по схеме. Если отводить клок из порта sys_clk_p в clock_wizard то появляются ошибки доменности тактирования. Спасибо, мог бы и сам заметить)) названия же соответствуют)))) У меня как то так)

Поправил, но microBlaze удержан в ресете. Извините за пдф, но иначе качество страдает и действительно нифига не видно. ddr3.pdf Чет я не вижу где это, перерыл весь Hardware Manager.

Полярность проверил везде, начиная с кнопки на борде (порт reset), высокий уровень, но меня смущает что из processor system reset выходит инверсный peripheral_areset и идет в не инверсные входы SO0_ARESETN ... MO1_ARESETN в AXI Interconnect и дальше разветвляется на инверсные aresetn у MIG и s_axi_aresetn у AXI Uartlite. SO0_ARESETN ... MO1_ARESETN - судя по букве N в конце названий входных пинов Interconnect'a они также инверсные, но на изображение этих выводов не стоят кругляшки как у выше приведенных aresetn'ов. без MIG'a я ставлю clock wizard, где определяю выходную частоту, втыкаю в него входную частоту определенную в констрейнте через пин соответствующий разводке платы, ресет также с кнопки на Processor System Reset в пин ext_reset и всё норм поднимается, хеллоу вордиться и ресетется. Тут, как я понимаю уже MIG раздаёт частоту, что бы было соответствие частотных доменов, с ножек которых я определил при создание этого IP. Моё дело просто поставить порты соответсвующие установки MIG'а названиями. Как я понимаю MIG сам сгенерит констрейнт где и опишет эти порты. А те ножки которые я определил для cas, ras, dqs ... которые также будут описаны в MIG'овском констрейнте, они то как определяться выходными портами?? На рисунке, как и в проекте, они стоять интерфейсом созданным по команде Make External это они просто так возьмут и соответсвено настройкам подхватятся? Или нужно нажать плюсик у IP'шного интерфейса и самому создать порты с соотвествующими MIG'овскому констрейнту именами?

изображение сжимается. я тут пдфку с хорошей точностью кинул, если кому не лень посмотрите пжлст. ddr3.pdf если честно я даже в дебаг зайти не могу, выскакивает ошибка, что процессор в ресете и на этом всё...

Всем привет, подскажите пожалуйста, как правильно подключить ddr к microScale? Задача для многих простая, но боюсь что я подвис. Дело в том что проц удержеваеться в ресете при дэбаге в SDK. Использую отладку, но при создание проекта абстрагировался от нее и выбрал просто плисину. Vivado 2018.3 Artix 7 Constraint file: set_property BITSTREAM.GENERAL.COMPRESS TRUE [current_design] set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup [current_design] set_property CFGBVS VCCO [current_design] set_property CONFIG_VOLTAGE 3.3 [current_design] set_property PACKAGE_PIN P6 [get_ports {reset}] set_property IOSTANDARD SSTL15 [get_ports {reset}] set_property PACKAGE_PIN U19 [get_ports {tx}] set_property IOSTANDARD LVCMOS18 [get_ports {tx}] set_property PACKAGE_PIN T19 [get_ports {rx}] set_property IOSTANDARD LVCMOS18 [get_ports {rx}]

Всем привет. Поделитесь как правильно затактировать signal tap. Я добавил pll в qsys, от него wire в virtual pin, но он оптимизируется. Как это исправить? Спасибо.

в общем ладно, эммм, сам разобрался того.

Спасибо за Ваш ответ. Получается что у мастера, в данном случае это ниус, шина 32 бита, у ддр 15 бит адреса и 3 бита банков. Поэтому ниус, грубо говоря, ограничен ддркой по ширине адресации и становиться из 32 бит в 18 бит в сторону ддр? После настройки спан_экстендера CSR у меня равен 0x0000_0000 - 0x0000_0007. что это значит? просто пространство куда я могу писать смещение?