Перейти к содержанию

    

alexadmin

Свой
  • Публикаций

    600
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о alexadmin

  • Звание
    Знающий

Контакты

  • Сайт
    http://
  • ICQ
    310601465

Информация

  • Город
    СПб, Россия

Посетители профиля

3 659 просмотров профиля
  1. Это ж ЦЭ! alt_u8 n[3]; ..... n[2] = 0 temp = strtoul (n, NULL, 10); А еще можно попробовать temp = strtoul (&GPSFixData.Day[0], &GPSFixData.Day[2], 10); Но это не точно.
  2. Да, примерно так и есть. Для меня всегда было вопросом на каких стадиях сборки какие констрейны применяет вивада. Для сложных случаев приходилось даже прописывать констрейны в post-synthesis / post-place / post-route скрипты, чтобы они выполнились когда нужные объекты возникли.
  3. Интересно, с учетом, что уже новый год на носу - будет 18.4 или сразу 19.1 запилят?
  4. Там же в описании явно написано "On Board USB-Blaster Circuit FT232HL via USB-B-Port. The FTI-Chips has default IDs, so the Altera-USB-Blaster Driver needs to be modified or the EEPROM 93LC56BT-L needs to be placed on PCB."
  5. Смотря что делать. Как я понимаю, PS жрет порядка 3-4 ампер, а vccint на полной нагрузке можно разогнать ампер до 10 (прикидочно по объему кристалла).
  6. У него выделенное питание VCC_PS*, напряжение вроде то же, что и у PL-ядря (в основной массе).
  7. За миллион тактов проще на процессоре сделать. И быстрее выйдет и отлаживать проще.
  8. А второй платы/интерфейса нет? Запилить простой счетчик внутри кадра, с другой стороны проверять, зажигать светодиод если что.
  9. Тут скорее не V6/V7, а синтезаторы ISE vs Vivado. Если на простом примере повторяется ошибка синтеза тех функций то можно разобраться, хоть зарепортить в Xilinx. А иначе гиблое дело, которое в потрохах чужого модуля не разберешь /в разумное время/... PS В работающем коде, например, пропали объекты max_LLR_abs и max_LLR_abs_vector, которые могли тоже вносить свое влияние на синтез конструкции
  10. Вот вы смеетесь, а что-то в этом есть. Те же альтера и Хилинкс не заморачиваются всякими там интерфейсами систем-верилога, которые позволяют вместо 5000 строк писать всего 1000, а сделали Qsys и IP Integrator, где достаточно мышкой 5 минут потыркать. Порядок бьет класс!
  11. Если уж инлайнить инициализацию вовнутрь файла, так лучше взять VHDL и там описать переменную-массив в явном виде. По-крайней мере не придется валять дурака с ручным разбиением памяти на примитивы.
  12. Ну там всех параметров-то полярность клока, чип-селекта, позиция r/w бита да длина адреса. На практиче последние года два параметры менять не приходилось. Вроде даже у TI и Analog'а все совпало.
  13. У меня написан простенький модуль, который разбирает протокол и сам преобразует два сигнала в один двунаправленный. Естественно это работает если формат транзакций одинаковый у всех устройств на данной шине. Вот почему Xilinx не сделает поддержку 3-проводного SPI в своем контроллере, с учетом что сейчас куча периферии с ним - ума не приложу.
  14. Ура, началось! ;) Ищущих логику в верилоге я всегда спрашиваю, почему после module() ставится ";", а после endmodule - нет.