Кто ж его знает. Где, кем, когда не синтезируется...
Может быть из-за малой разрядности аргументов. Может быть из-за отсутствия регистров по входу. Может быть из-за того, что в вашем проекте и так уже 99% DSP заняты.
Я честно пытался найти где они лежат в виваде и не нашел. Видимо встроены в какие-то ресурсы-архивы. А по одному через gui копировать совершенно несерьезно.
Вставьте посреди пути сигнала какой-нибудь буфер. global или lcell (много lcell). Конкретные величины задержек будут сильно зависеть от используемого семейства микросхем.
В основном loopback через внешнюю плату (для тестирования устройства), отладка JESD-линков с АЦП, гонял in-system IBERT на PCIE как-то, но особо не проникся.
Работаю регулярно на версии 2019.1. Подтупливает, если много линков (больше пары десятков) и плохо себя ведет при нестабильном клоке. В остальном нормально. Правда инкремент менее 4 ни разу не использовал, терпения не хватает.
Счетчик даст возможность контроля. Задержка вряд ли велика (негде данным там оседать надолго). В конце-концов можно откалибровать это время и добавить задержку формирования прерывания (с запасом). Вряд ли ведь от ARM'а требуется наносекундная реакция на прерывание.
Погодите. Либо у меня что-то с английским либо с головой.
"Если валидные данные заканчиваются раньше запускающего фронта тактового сигнала, то min положительный."
"Если валидные данные заканчиваются позже запускающего фронта тактового сигнала, то min отрицательный."
Я считал, что наоборот. Картинка в цитируемом посте выше тоже наоборот. После чего там модертор написав эти слова соглашается, что картинка правильная.
