Мне вот очень интересно, чем руководствовалась альтера, вставляя трансиверы тройками, хотя все стандартные интерфейсы оперируют ширинами интерфейсов со степенями двойки. Т.е. Quad (4 трансивера в банке) у Xilinx выглядят куда как адекватнее.
1. Я бы для начала сделал его полностью асинхронным, чисто мультиплексоры.
2. Там где "case select_write is" с логикой проблемы. При переходе в case из одного состояния в другое будут храниться старые значения, а не устанавливаться 0. Может и еще где.
Если проблема только в dbg_hub, его можно явными констрейнами переключить на другой клок. Если ILA должен работать от внешнего клока - то мириться с тем, что он порой будет отваливаться. Когда совсем достанет - перевести ILA на внутренний клок и поставить фифо-буфер для передачи данных от внешнего тактового домена.
Так а в чем проблема написать
always_ff @(posedge clk)
cnt++;
? Будут, конечно, нюансы использования этого cnt, но сам по себе это будет вполне счетчик.
Больно смотреть как люди мучаются. Сссылки из данных выше ссылок:
https://github.com/blackmesalabs/hyperram
https://github.com/gtjennings1/HyperBUS
http://www.cypress.com/verilog/s27kl0641-verilog
https://www.intel.com/content/www/us/en/programmable/solutions/partners/partner-profile/a-l-s-e/ip/hyperram-controller.html
Вероятно linux-specifix. Проделки шедулера ОС какие-нибудь. То есть если бы это было baremetal, то точно чудо, а так черт знает, эксперт по линуксам нужен.
PS Сразу вспоминаются процессоры AMD начала 2000'х, у которых внутренние таймеры в разных ядрах считали по разному из-за чего ОС сходила с ума ;)
PPS А клоки процессора правильно проинициализированы, т.е. он точно работает на запланированной частоте, а не какой-нибудь стартовой в 150МГц?
