Вы ведь понимаете что нельзя разместить массив в памяти и писать на одном такте сразу в кучу ячеек (адресов)? Сейчас у вас получился набор 8*42 триггеров. На какой частоте это должно работать?
Ну по крайней мере на официальной странице (https://www.analog.com/en/design-center/evaluation-hardware-and-software/jesd204-interface-framework.html) говорится:
Commercial License
$5000 cost
Unlimited use, modification, and distribution
Can distribute binaries without releasing source code
Perpetual, multi-project, multi-site Must use with ADI devices
Can sub-license to end users of customer’s product for use on that product only
No warranties; disclaimer of consequential damages
Commercial support
One-on-one phone/email support for 10 hours
After that, EngineerZone
AD предлагает свое ядро JESD под двумя лицензиями - GPL (с соответсвующими обязательствами) и коммерческой (с обязанностью использовать только с продукцией AD). Сам набор файлов один и тот же и берется на гитхабе. Как можно умудриться купить ядро у AD если просили у альтеры - это особым талантом обладать надо, надо бухгалтерии премию выписать.
Это ж ЦЭ!
alt_u8 n[3];
.....
n[2] = 0
temp = strtoul (n, NULL, 10);
А еще можно попробовать temp = strtoul (&GPSFixData.Day[0], &GPSFixData.Day[2], 10); Но это не точно.
Да, примерно так и есть. Для меня всегда было вопросом на каких стадиях сборки какие констрейны применяет вивада. Для сложных случаев приходилось даже прописывать констрейны в post-synthesis / post-place / post-route скрипты, чтобы они выполнились когда нужные объекты возникли.
Там же в описании явно написано "On Board USB-Blaster Circuit FT232HL via USB-B-Port. The FTI-Chips has default IDs, so the Altera-USB-Blaster Driver needs to be modified or the EEPROM 93LC56BT-L needs to be placed on PCB."
Тут скорее не V6/V7, а синтезаторы ISE vs Vivado. Если на простом примере повторяется ошибка синтеза тех функций то можно разобраться, хоть зарепортить в Xilinx. А иначе гиблое дело, которое в потрохах чужого модуля не разберешь /в разумное время/...
PS В работающем коде, например, пропали объекты max_LLR_abs и max_LLR_abs_vector, которые могли тоже вносить свое влияние на синтез конструкции
Вот вы смеетесь, а что-то в этом есть. Те же альтера и Хилинкс не заморачиваются всякими там интерфейсами систем-верилога, которые позволяют вместо 5000 строк писать всего 1000, а сделали Qsys и IP Integrator, где достаточно мышкой 5 минут потыркать. Порядок бьет класс!
Если уж инлайнить инициализацию вовнутрь файла, так лучше взять VHDL и там описать переменную-массив в явном виде. По-крайней мере не придется валять дурака с ручным разбиением памяти на примитивы.
