Все зависит от задачи, но как-то от мыслей о страшных днях, когда надо было тягать данные туда-сюда между FPGA, сразу вздрагиваешь. Если вдруг коллега делает электростанцию за 10 млрд$, то какой смысл создавать предпосылки к лишним проблемам из-за копеечной экономии?
А бывает вообще 100 mbps half duplex в реальной жизни? Это-что-то очень экзотичное должно быть. А так да - второе fifo, в котором хранится уже отправленная часть пакета. Если ушел - fifo сбрасывается. Если повтор - читаются данные сперва из него, потом продолжают из основного fifo.
Мне эта дискуссия напомнила один семинар. Xilinx'а что ли. Там HLS, SystemC, OpenCL, все модно и красиво. И одной из вечно повторяющихся "маркетинговых" картинок в слайдах был компьютер, за ним сидит белый мужчина средних лет. Вокруг стоят внимают тетка, молодой негр и индус вроде. И негр тыча пальцем в экран как бы говорит: "Чо ты мне тут паришь своим OpenCL? Мне надо 400 портов к трансиверу подключить и 500 параметров задать из которых 80% недокументированные". Так и тут примерно - каждый занимается своей областью и оценивает инструменты исходя из своих задач.
Это все очень красиво выглядит. Когда нужно соединить 50 блоков AXI-интерфейсами. Но если нужно подключить 300 портов трансивера к логическому ядру (оба - готовые модули, никаких интерфейсов, pure verilog), то жизнь поворачивается совсем другой стороной.
Не знаю как именно, но я бы подумал о том, чтобы прогнать этот vhdl через старую виваду, получить нетлист и его подцепить в новой. И жить так еще 5 лет, пока снова не грянет ;)
На синтез (в виваде) вполне нормально, хотя иногда не без приколов. Вот симулятор встроенный убого 2008 поддерживает. У Doulos есть страничка, посвященная новым фичам https://www.doulos.com/knowhow/vhdl_designers_guide/vhdl_2008/vhdl_200x_major/
Vivado не меняет распределение памяти, если вы сами не трогаете. Для новых модулей делаете Map Unassigned (не помню точно названия) - будут распределны все новые модули. В любом случае, в ПО лучше работать не с самими адресами, а с генерируемыми макросами на базе имени модуля.
Раз уж "началось" (ц) предлагаю адептам Verilog маленькую задачку для общего развития, написать аналог:
Generic (
X : natural;
Y : natural)
...
attribute LOC of FFi:label is "SLICE_X" & integer'image(X)& "Y" & integer'image(Y);
PS Заодно расширю свои познания в верилоге.
Вообще обе эти команды должны работать и для внутренних цепей. Другое дело, что у вас не получится: клоки распространяются по клоковому дереву, в котором практически нет места вариации задержек. Если заводить клок в логику, то задержка сразу вырастет катастрофически. Можно попробовать руками разместить ресурсы так, чтобы clock skew до этих точек был минимален. В общем самый правильный вопрос - действительно, зачем это надо?
