Jump to content

    

alexadmin

Свой
  • Content Count

    713
  • Joined

  • Last visited

Community Reputation

0 Обычный

About alexadmin

  • Rank
    Знающий

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

4281 profile views
  1. А у вас инкрементальная сборка проекта не включена, кстати? А то она себя любит так вести периодически.
  2. Вот все эти _pipe - это оно и есть. В Interconnect'е там совсем наглядно, в Smartconnect в виде вот такой таблицы параметров, там надо вдумчиво читать какой параметр за что отвечает.
  3. Вы уже нашли в advanced настройках интерконнектов настройки конвейеризации? По каждому порту отдельно.
  4. Далеко не всегда срабатывает. Я тут наупражнялся, когда ILA был подключен к репрограммируемом клоку АЦП. Пришлось делать fifo и переводить на близкую постоянную частоту.
  5. А для Xilinx такой же технологией никто не владеет? Когда-то пробовал найти, но по документации ничего у них не обнаружилось.
  6. Тут две разных проблемы. Клок для PL должен быть тот, на котором PL взаимодействует с PS. Т.е. все правильно сделано. Но ILA туповат и не работает без free-running clock. Поэтому можно взять, конфигурационный, вытащив из примитива STARTUPE* (выход CFGMCLK). Но он будет не синхронен клокам в PS. Напрямую PS_CLK в PL вроде не протащить.
  7. Дело не в самом ниосе, а в терминале, работающим поверх debug core. Если программа была запущена из под отладчика, нужно отключить терминал (консоль) в эклипсе жамкнув красный квадрат, если не ошибаюсь. После этого загрузка должна работать.
  8. Я не помню точно что за микросхема у аналога была, какая-то хитрая с цельным компьютером внутри. И вот ей пока не подашь целую инициализационную последовательность (записей разных регистров) она банально не отвечает по SPI на чтение. То есть просто сброса не хватает. Лучше всего брать даташит и следовать разделу startup sequence. Хотя здесь вроде не тот случай. PS Нашел, AD9172
  9. То что написано у автора можно записать и красивее. Но по-крайней мере раскрывает суть алгоритма. А эти битовые манипуляции ничего по факту не экономят (кроме трех строк текста), но для читателя непрозрачны.
  10. Переписать на два комбинаторных процесса. Один с циклом 1 to (bit_num-4)/2, второй (bit_num-4)/2+1 to bit_num-4. После первого защелкнуть в регистр, дальше работать с данными из этого регистра
  11. Тут может с форматированием что не то, но кажется, что один процесс вставлен вовнутрь другого. Как-то это нетрадиционно. Может для начала поставить регистров по выходу и натравить ретайминг, в т.ч. специальными констрейнами (зависит от архитектуры).
  12. Мне вот очень интересно, чем руководствовалась альтера, вставляя трансиверы тройками, хотя все стандартные интерфейсы оперируют ширинами интерфейсов со степенями двойки. Т.е. Quad (4 трансивера в банке) у Xilinx выглядят куда как адекватнее.
  13. 1. Я бы для начала сделал его полностью асинхронным, чисто мультиплексоры. 2. Там где "case select_write is" с логикой проблемы. При переходе в case из одного состояния в другое будут храниться старые значения, а не устанавливаться 0. Может и еще где.
  14. Если проблема только в dbg_hub, его можно явными констрейнами переключить на другой клок. Если ILA должен работать от внешнего клока - то мириться с тем, что он порой будет отваливаться. Когда совсем достанет - перевести ILA на внутренний клок и поставить фифо-буфер для передачи данных от внешнего тактового домена.
  15. И чего ради выводить pdf с запрещением копирования текста?