Avex

- на мой, уже не_профессионалный взгляд, из dft имеет смысл симулировать только вставленные айпи, но не сами скан-чейны. Просто потому, что вставка айпи меняет интерфейсы. Под айпи я подразумеваю житаг-контроллер, мбист, 1500 с шедураперрами, и конечно OCCC (если они не вставленые еще раньше в rtl). Все это можно спокойно выписать из синтезатора, и когда то я непосредственно этим занимался. У Genus вставка по кр. мере житаг и мбист (1500 и at speed лично не вставлял) делается после elaborate, т.е. когда дизайн загружен и находится в виде generic cells. Но, еще до синтеза и мэппинга в билиотеку. И вот в этот момент эти вставленные айпи и можно выгрузить, и затем использовать в симуляции или даже прошить в ПЛИС, в моей тогдашней конторе это было частью флоу. Скан цепи, конечно, в ртл отсутствуют, и для симуляции ATPG (если нужно его просимулировать, хотя не понимаю, зачем) нужен GLS. Это очевидно, не спорю. - по CDC согласен полностью насчет спайгласса и дорогих тулов. Но, вылавливать CDC в симуляции ... зачем? Всегда можно выписать STA репорты в синтезаторе. Скажем, все пути с клока А до клока В, и обратно (фалзпасы выключены). Репорты анализируются, составляется вейвер, на основе него пишется фалзпас (группа фалзпасов). В симуляции, без задержек, я даже честно говоря и не знаю как выловить CDC, разве что случайно. А с задержками на тонких процессах проблема, о чем писал выше. Если есть какой то способ это обойти, было бы очень любопытно узнать. Я в свое время интересовался у коллег верификаторов, но судя по ответам, нетист с задержками уже действительно никто не симулирует. Только миксед сигнал интерфейсов на стыке цифры и аналога, только чтобы проверить полярности сигналов и протоколы обмена; тайминг в аналоге уже тоже с помощью STA проверяется.

Я уйду, только сначала покажите что я не прав. Где аргументы? Без аргументов звучит как брехня, вам об этом много раз уже писали. - По GL симуляции. Расскажите как импортировать статистические задержки в симулятор, и как моделировать с ними нетлист. - По патентам. Большая часть патентов делается на всякий случай "вдруг выстрелит?" и никогда не используется. Более того, бывают патенты с ошибками, или с нерабочими идеям. Корпорации делают даже ложные птаенты, чтобы сбить конкурентов с толку. Т.е. факт существования патента вовсе не говорит что это ноу хау и топ сикрет, этот патент с большой вероятностью может быть полной лажей. Так что в качестве пруфа об асинхронном кросс баре приведите плиз не патент, а статью, где написано что кто то использует Dual Rail и что вы там еще написали. - По интелу и 10нм. Полагаю, все о чем вы пишете, называется FinFet - отличается от планара только лишними масками. Добавить еще масок - будет GAAFet, еще немного - и вертикальные селлы (pmos над nmos). Можно сказать, все это получено из планарной технологии. Не пойму только, какое это имеет отношение к топику.

Ссылок нет, да и лично я этим уже давно не занимаюсь, сорри Как писал выше, я уже давно этим не занимаюсь, но - у синопсиса в DC точно можно было вставить житаг и 1500, а затем выписать rtl. У кеденса можно было сделать все то же, но еще и выписать Mbist-wrapper для памяти. Не уверен (лично не делал), но вроде Mbist-wrapper можно было выписать и менторовским тулом. Таким образом, dft просто генерилось тулами, и далее его можно было гонять хоть в тестах, хоть в FPGA прошивать. Вот сканы - да, это появляется только в синтезе, точнее на постлейауте (поскольку цепи переподключаются), где можно просимулировать. Но кто их симулирует? Верификация для сканов это только STA и atpg, айпи dft-шные подразумевается что верифицированы .. между вставкой и постлейаутом есть leq. Не вижу необходимости в симуляции. Но коенечно могу и ошибаться, сам этим не занимаюсь уже лет 10 - ушел в бекенд полностью.

Можно начинать ржать в голос - на 10нм и ниже гейт левел верификации как таковой нет. Причина в том, что нет файла с задержками, его нельзя получить изза статистических моделей задержек в билиотеках. На всякий случай - статистическая формула задержки пути сигнала, это не просто сумма, как в симуляторе, а корень из суммы квадратов для среднего, отклонения и т.д., т.е. вместо конечной величины зажержки мы имеем распределение, не всегда даже Гауссово. Просимулировать такое - никак. Потому и не симулируют. Верифицируют rtl, плюс leq, vclp и т.д, для проверки эквивалентности постлейаут нетлиста и rtl.

clockless периодически встречается не только в научных публикациях но и в реальном кремнии. Но очень редко. К примеру, лет 5 назад в европе сделали нейровычислитель, где NoC был 100% асинхронным, т.е. clockless. Так было сделано потому что напряжение питания этой NoC было у порога открытия транзисторов (NTV), где синхронныхе схемы проектировать неудобно ввиду огромного разброса параметров. Собственно, потому clockless и не популярны, что преимущества их вылезают только там, где синхронных схемы не применимы: сверхнизкое питание, сверхширокие диапазоны температур, и т.д. В остальных случаях лучше синхроные схемы. А, к примеру, в Industrial/automotive/aerospace асинхра вообще неприменима, поскольку чрезвычайно уязвима к сбоям (ЭМИ, радиация и т.д.). В принципе, ввиду этой уязвимости синхронные схемы вообще обьективно надежней асинхронных. Возможно поэтому все эти упомянутые кроссбары Sun, Fulcrum, и кто там еще их пытался делать, так и не пошли в мейнстрим. p.s. А миф, что clockless шустрее чем синхроныхе схемы - просто миф. Точнее, в некоторых частных случаях действительно шустрее, но нюансов при этом столько, что отбивает всякое желание эту асинхру использовать.

Domino перестали использовать как раз во времена 130нм, это совсем старье. Сейчас скорее сохранилось mcml (дифф. парафазный сигнал с маленьким размахом - для скорости), без него, к примеру, не вытянуть 10G сердес для какогонибудь pcie на 65нм. На мой взгляд, асинхра сейчас используется только в AXI кроссбарах и для прочей развязки клоковых доменов. Обычная асинхра, никакой экзотики типа того что в упомянутом ковчеге было.

По собственному опыту могу сказать, что очень важно сначала писать документацию, а потом писать код на RTL (но не наоборот). При проработке документации полезно рисовать иллюстрации - не просто блок-схемы, а принципиальные схемы отдельных узлов. Примеры можно брать у TI и Infineon. Руководства по программной модели и описания регистров лучше выносить в отдельный документ, тут за образец хорошо брать ARM. Когда есть документация, писать RTL на много проще: можно брать куски текста из описания и копипастить их в качестве комментария прямо в код. И думается и пишется легче. По софту, я бы выбрал либреоффис -там исключительная рисовалка картинок (Draw), а Write процентов на 90 совестим с вордом. И pdf выплевывает по одному щелчку. Другая альтернатива - эппловский оффис, но мне он вообще не зашел, хотя рисовалка там лучше визио, но хуже Draw

Честно говоря я было решил что что то из упомянутого/удаленного еще не под санкциями. Проверил - там они, под санкциями все. И про фабы все-все давно в интернете выложено в куче мест. Напрасно кипиш развели Как писали недавно на пикабу: одним родина яхты и лимузины покупает .. а другие (перефразирую) должны про первых посты на форуме подтирать. Но как бы .. я все понимаю.

Вся эта информация лежит в интернете, ее море. И никакой статьи за обсуждение микроэлектроники нет, никто ничего не нарушал. Закрывайте весь раздел тогда, чего уж тут Если так посмотреть, то со времени его создания полезной информации в разделе - кот наплакал. На иксбт было намного интереснее .. пока там модератор не психанул и не потер весь раздел. У него была веская причина для этого, но все же

<del> по просьбе krux, но не понял зачем

<del>

<del>

Modus это кеденсовский аналог тетрамакса, т.е. ATPG генератор (векторы тестового покрытия для DFT). По либерейт, работал с ним пару раз, насколько помню там вполне вменяемая дока и RAK, так что если библиотека селлов обычная, без выкрутасов, то должно хватить. Замечу только что обычно фабы используют silicon smart и hspice, поэтому если надо просто дохарактериховать пару селлов, то лучше использовать те же тулы. К тому же, не знаю как сейчас, но 5 лет назад либерейт еще был весьма глючкавый, т.е. без саппорта было никак. Правда и селлы у меня были очень не простые

По второму вопросу. Из инновуса надо выписать нетлист с опцией дампить все подключения включая земли и питания селлов. Селлы без логики можно не выписывать. Затем надо сконвертить этот нетлист в спайс или cdl - консольной утилитой из пакета калибры, к примеру. Потом собрать вместе цифровой и аналоговые нетлисты в виде спайса или cdl. Альтренативный путь - вставить цифровой блок в аналоговый проект посредством streamin-gds, а затем запустить экстрактор и получить нетлист с паразитами. Далее, берем спайс или cdl нетлист, и RTL, и обьединяем модулем верхнего уровня написанным на Verliog-A. Синтаксис там банален, надо просто описать питания и соединения между аналогом и цифрой, литературы полно в интернете. Ну и запустить симулятор. Все.

Обычно алгоритм действий следующий. 1. прочитать документацию с описанием ошибок 2. если не нашли (у кеденса это обычное дело) - лезть на сайт кеденса и искать там. Может статься что эта ошибка есть в документации к другой версии генуса, или найдется статья, или что то еще. 3. Если не помогло - обращаться в саппорт. Без саппорта пользоваться тулами кеденса практически невозможно. А поскольку саппорта кеденса в более РФ нет, рекомендую попробовать синтез в DC - он на порядки лучше документирован и отлично работает со старыми технологиями. Проблем с ним практически не возникает

В altera stand alone programmer в режимер отладки jtag вроде можно было ходить по стейт мащине в реальном времени. Если память не изменяет, все таки уже 10 лет как плисы не прошивал.

При переносе на другой процесс можно сделать оптический скейлинг - и цифры и аналога, т.е. всего чипа. С кучей оговорок. К примеру, если процесс старый, и в дизайне нет блоков памяти. В принципе после скейлинга аналог можно помоделировать и перехарактеризовать. То же касается и цифры - перехарактеризация ячеек, STA, моделирование. На моей памяти пару раз так делали (600-350нм) и чипы работали. Но это была вынужденная мера, поскольку дизайн проект был утерян, и редизайн делали имея фактически только GDS. Во всех остальных случаях - 100% редизайн. Разве что аналог сначала скейлят а потом допиливают.

Мои пять копеек по поводу проблемы кадров в российских ДЦ - технарь действительно не стремится в руководители, если он инфальтилен, либо умнен, либо опытен. - есть небольшая категория людей, которые тупо хотят власти. Поскольку обычно как технари они ни о чем, то вверх им помогает лезть пониженная социальная планка: лиз Ж руководителей, показушность и даже подлость. В условиях конкуренции, когда все места заняты и карьерные подвижки очень редкие, двигают именно этих людей - за лояльность, прежде всего. При этом лидерские качества у них зачастую отсутствуют, как и уважение к ним подчиненных. Я бы сказал, это самый распостранненый тип руководителей среднего уровня в российских ДЦ. Со временем они конечно чему то учатся, что немного помогает делу, но .. - распостраненное мнение: если взять хорошего инженера и сделать начальником, получим минус одного хорошего инженера. К сожалению это правда, наблюдается повсеместно, этому есть логичное обьяснение. Вполне себе веская причина не двигать хороших инженеров. И вместо них двигают типаж пунктом выше. - другая распостраненная боль любого предприятия - родственники. И дело даже не в том, что начальники могут двигать своих жен, детей, друзей, или соседей. Даже в здоровое от подобных вещей предприятие рано или поздно начнут пихать людей через министерства. И отказаться нельзя. Сажают либо родственников на теплые местечки с минимумом работы и максимумом зарплаты, либо, хуже: "своих" людей для контроля за делами предприятия извне. Чем эффективнее ДЦ, чем больше там денег, тем больше и таких вот засланных "инагентов". Так и получается, что вся система менеджмента в гос предприятиях, это один сильный лидер, а под ним цепочка едва компетентных, не эффективных, но зато лояльных менеджеров. Плюс родственники и "инагенты". Поэтому верно выше написали - в российском ДЦ технарь молится на хорошего руководителя как трава дождю. Ведь вся система работает так, что хороший руководитель туда может затесаться разве что случайно. Ну и в завершении хочу сказать, что на западе встречаются и другие системы управления, где большей части указанных недостатков нет. Прямо сейчас изучаю одну такую систему на личном опыте. Утверждать не буду, но вероятно отсюда можно только сделать вывод, что система менеджмента в российских ДЦ далеко не самая эффективная, и кривой менеджмент есть еще одна родовая болезнь, мешающая нормально работать.

Замечу, что почти вся начинка тап контроллера описана в стандарте с помощью схем, дабы не возникало вопросов при реализации (HDL, схематик, или сразу топология) Что касается, зачем так было сделано, почему сдвиговый регистр фактически работает на переднем и заднем фронтах, с чередованием через один флоп. Выскажу свое мнение Как уже писал, интерфейсу 40 лет. В то время тулы были очень примитивные, цифру делали фулл-кастом. Далее, как работает сдвиговый регистр с тактированием один клоком, вы знаете особенность? Дерево клока должно быть идеальным, иначе сразу получаем проблему с холдом. Как можно выявить проблемы с холдом, если у вас тул даже STA делать не умеет? Так вот, работа конвейера по двум фронтам решает эту проблему: у вас получится примерно T/2 запас по сетап, и T/2 запас по холд. Т.е. удвоенная частота, но зато нет проблем с холдом. Если проектировать топологию аккуратно, с таким тактированием заработает и без всяких STA. Кандово, но надежно

Там внутри есть принимающие защелки, работающие по прямому клоку, а есть - по инвертирующему. Т.е. работают по обоим фронтам. Почему так сделали? Интерфейсу 40 лет, кто ж теперь вспомнит. Но, тогда все проектировали на защелках, работающих по обоим уровням. Вероятно, такой интерфейс казался проще в реализации p.s. Если мне память не изменяет, в тап-контроллере еще есть пути с переднего фронта на задний - фактически удвоенная частота. Но поскольку реально делают мегагерц 50, не больше, то это не проблема.

Хотелось бы обратить внимание на ключевой момент в статье - возвращение минпромторга и Борисова. Три года назад начался передел власти (читай денег) в микроэлектронике, и всю эту старую бюрократизированную шушеру (минпромторг, Борисов) задвинули в пользу минцифры (то же, только в профиль, другой клан, другие олигархи). В результате сотни инженеров лишились работы (а так же поднядось ядро, мцст вопило в голос, ну и произошло много всего другого-интересного). Так вот, если коммерсант не врет, сейчас все это откатили обратно. Борьба кланов за кормушку, передел власти, денег, опять одеяло туда-сюда. А что мы? Паны дерутся, у холопов головы летят, все как всегда. Безнадега. Да, амбициозная, да, не реальная (цитируем Лаврова), но уже самим фактом отката на старый уклад - безнадега (для инженеров).

Вроде эту новость еще не постили https://www.kommersant.ru/doc/5306920 Если кратко - права купил, а водить не купил. Куча денег, снова минпромторг, снова Борисов, и .. на этом все. Закидывание шапками не в счет. Ни одной светлой мысли во всей статье. дебилы (с) Лавров

Это уважение к оппонентам, обосновать свою точку зрения, если она идет в разрез с главное темой. А еще, открытость к дискуссии и конструктивная критика. К тому же, это опрос а не голосвание. Как вижу, 24 человека готовы вступить уже сейчас. Вполне достаточно для начала, похоже на успех

Странно это. Работы нет, а вы учить собрались. Вообще не с того конца заход. Сначала рабочие места нужны, зарплата. И здесь уже от инженеров ничего не зависит, к сожалению. В то же время, многие могут помнить как АРПЭ организовывалась. Громкие лозунги и вроде бы благие цели, многие идею поддержали. А ассоциация эта по факту оказалась коммерческим проектом по зарабатыванию денег одного человека, кто все придумал и мощно на этом проекте пропиарился. Плевок всем тем кто поддерживал этот проект изначально. С тех пор не люблю ассоциации.

Сталкивался с подобным. Задача была сделать редизайн нескольких старых чипов на новый процесс с сохранением т.з. Старый процесс был недоступен по причине закрытия. И вот если толерантность 3/5 В еще присутствовала худо бедно у разных фабрик, то с ESD случилась беда - во всех новых процессах цифры оказались сильно меньше чем в старой технологии. И это было только пол беды: выяснилось что в новом выпущенном чипе цифры ESD не соответствуют спецификации. IO пады проектировали китайцы, ну и ... вы понимаете. Ничего доказать не удалось. И таких нюансов будет очень много. Я выше уже писал, что скорее всего придется работать с самыми трешовыми китайскими фабами и коммерческими процессами. И таким вот рукожопским подходом китайцев к работе. Делать там чипы для военки станет настоящей болью. Это не педантичные немцы с x-fab.