Jump to content

    

dvlwork

Участник
  • Content Count

    85
  • Joined

  • Last visited

Community Reputation

0 Обычный

1 Follower

About dvlwork

  • Rank
    Частый гость

Recent Profile Visitors

The recent visitors block is disabled and is not being shown to other users.

  1. А в документации на целевую схему ничего нет? Ну вот например cyiv-51005.pdf стр. 5-35.
  2. Побитно - нет. Есть побайтно. Ну или через чтение/модификацию/запись.
  3. Что легко? Частоту приемника вдвое снизить? У ТС период вроде 10нс. При этих условиях констрейны невыполнимы.
  4. При покупке soft IP зарубежом вполне поставляются исходники с документацией по синтезу, моделированию и т.п.
  5. И все равно придется разговаривать с разработчиками приемника, потому что "T_setup = 6 ns, T_hold = 4 ns, при периоде клока в 10 ns" оставляют ровно 0 на окно валидных данных. Это невозможно даже теоретически.
  6. Не исключено, что физически их два, а программно ограничено одним.
  7. Зарплата среднего цифровика должна начинаться с 2k$, а иначе все в программисты уйдут. И денег больше и работа по удаленке проще.
  8. В Cycline IV GX есть аппаратное ядро PCIe (HIP PCIe). Оно заканчивается Avalon-ST интерфейсом. Мост на Avalon-MM входит в мегафункцию и реализуется на логике. Это все бесплатно. DMA контроллер тоже реализуется на логике. Как правило идет готовый пример со всем этим хозяйством. В Cyclone V все тоже самое. Принципиальных отличий нет, если конечно вы не используете HPS.
  9. Вы упустили еще один случай: 5. код без ошибок, тест с ошибкой - все ок. Такое вполне бывало. И не раз. Тест с ошибкой может выдавать все что угодно.
  10. github был бы удобнее. Возможно к вам кто-то и присоединился бы.
  11. Вот. Проблема в ПО. Пробуйте создать JAM (в старом ПО), а потом JAM Player-ом (в новом ПО) его прогнать.
  12. Spartan 6 на основе LUT6, Max 10 - на основе LUT4. Проекты на Spartan 6 скорее всего будут быстрее за счет меньшего количества слоев логики. Да и смысл переходить на Альтеру если вы работаете в основном с Xilinx
  13. Причина проста: это ограниченное количество пинов на блок и адресация (в первую очередь). Т.е. на блок 2 шины адресов и как следствие или 1 dual port или 2 single port.
  14. Вот в упор не вижу. В stratix5_handbook.pdf в разделе Embedded Memory Blocks - не нашел такого. Мы же о Stratix V ?
  15. Обычно это касается двух однопортовых блоков, размером не более половины блока памяти. Это следствие того, что биты памяти взаимозаменяемы. Qu тасует их внутри блока памяти для удобства трассировки. Эти маленькие блочки объединяются в группы по имени (один из параметров блока). Если сможете получить параметры блока, то несложно будет посчитать их группировку. Как оценочная характеристика вполне приемлемо