Jump to content

    

dvlwork

Участник
  • Content Count

    79
  • Joined

  • Last visited

Community Reputation

0 Обычный

1 Follower

About dvlwork

  • Rank
    Частый гость

Recent Profile Visitors

The recent visitors block is disabled and is not being shown to other users.

  1. Зарплата среднего цифровика должна начинаться с 2k$, а иначе все в программисты уйдут. И денег больше и работа по удаленке проще.
  2. В Cycline IV GX есть аппаратное ядро PCIe (HIP PCIe). Оно заканчивается Avalon-ST интерфейсом. Мост на Avalon-MM входит в мегафункцию и реализуется на логике. Это все бесплатно. DMA контроллер тоже реализуется на логике. Как правило идет готовый пример со всем этим хозяйством. В Cyclone V все тоже самое. Принципиальных отличий нет, если конечно вы не используете HPS.
  3. Вы упустили еще один случай: 5. код без ошибок, тест с ошибкой - все ок. Такое вполне бывало. И не раз. Тест с ошибкой может выдавать все что угодно.
  4. github был бы удобнее. Возможно к вам кто-то и присоединился бы.
  5. Вот. Проблема в ПО. Пробуйте создать JAM (в старом ПО), а потом JAM Player-ом (в новом ПО) его прогнать.
  6. Spartan 6 на основе LUT6, Max 10 - на основе LUT4. Проекты на Spartan 6 скорее всего будут быстрее за счет меньшего количества слоев логики. Да и смысл переходить на Альтеру если вы работаете в основном с Xilinx
  7. Причина проста: это ограниченное количество пинов на блок и адресация (в первую очередь). Т.е. на блок 2 шины адресов и как следствие или 1 dual port или 2 single port.
  8. Вот в упор не вижу. В stratix5_handbook.pdf в разделе Embedded Memory Blocks - не нашел такого. Мы же о Stratix V ?
  9. Обычно это касается двух однопортовых блоков, размером не более половины блока памяти. Это следствие того, что биты памяти взаимозаменяемы. Qu тасует их внутри блока памяти для удобства трассировки. Эти маленькие блочки объединяются в группы по имени (один из параметров блока). Если сможете получить параметры блока, то несложно будет посчитать их группировку. Как оценочная характеристика вполне приемлемо
  10. Не выравненной. Не определяет. Используется как сброс для всех триггеров без исключения при включенной глобальной опции DEV_CLRn (см. документацию на FLEX10K)
  11. Можно еще посмотреть у ISSI всякие CellularRam/Pseudo SRAM HyperRAM Synchronous SRAM
  12. И в чем принципиальная разница? И там и там (ASIC/FPGA) STA сошёлся. Почему для ASIC моделирование с SDF имеет смысл, а для FPGA - нет?
  13. Рассматривайте чтение значения со счетчика Грея, как текущее или предыдущее вследствие метастабильности. А предыдущее и текущее могут различаться более чем на единицу.
  14. Modelsim Altera Started Edtion имеет ограничения по наложению sdf. Это работает только для альтеровских примитивов. Т.е. для функционального моделирования достаточно исходников (любых), а для временного подойдут только примитивы altera. Ну и эта версия в десятки раз медленнее нормальной коммерческой.