Jump to content

    

Escorial

Свой
  • Content Count

    104
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Escorial

  • Rank
    Частый гость

Контакты

  • Сайт
    http://

Информация

  • Город
    Москва
  1. Нет, есть версии указанных библиотек под SystemVerilog.
  2. Цитата(Alex B._ @ Nov 1 2009, 03:06) Что-то у вас не так встало, даж на самой слабенькой машине все летало. А Вам удалось там сделать русифицированный шаблон проекта?
  3. У кого-нибудь есть опыт использования систем управления требованиями? Хочется для нового проекта попробовать использовать, но глаза разбегаются. Какую систему посоветуете? Насколько я понял из представленной в инете информации сейчас на рынке 4 основных игрока: 1) IBM Doors (бывшая Telelogic DOORS). - версия 8 представлена на FTP. 2) IBM Requisite PRO. 3) Borland CaliberRM 4) Polarion Requirements. Последние две радуют тем, что есть возможность работать через WEB-интерфейс, без установки специального клиента. Но лекартсва нет. ( RequisitePRO пощупать не получилось, но я так понял WEB-интерфейса там нет и сильно все завязано на другие инструменты от IBM т.е. ставить только ее нет смысла. DOORS - только через клиент, показалась очень тормознутой - на пустом проекте рисовала окошки секунд 10. Не думаю, что приживется. От системы хочется следующих основных качеств: 1) WEB интерфейс (или в крайнем случае мультиплатформенный клиент). 2) связь требований между проектами. 3) шаблоны требований для проектов/шаблоны проектов. 4) связь между требованиями и системой планирования задач, чтобы было возможно контролировать реализацию некоторых требований.
  4. Ого, сколько Вы тут без меня написали. Спасибо за участие. Докладываю: SM Netlist самый что ни на есть транзисторный (tranif0 и т.д. в netlist'e), естественно без реальных значений задержек/параметров транзисторов. ALL Проще всего loop оказалось отследить в IUS 5.7 - там добавилась опция +gateloopwarn (или что-то в этом роде, из дома пишу не могу точное название проверить), с этой опцией симулятор спотыкается через небольшое время и позволяет посмотреть зацикленные сигналы командой а-ля "drivers active" (будет возможность, поправлю пост на точные варианты команд).
  5. Спасибо, попробую покопать в этом направлении. SM, SDF'a нет - netlist с нулевыми задержками, задача подтвердить работу логической модели (схема на транзисторном уровне). Более того, в симуляторе стоит ключ notimingcheck. Но я не вижу как это может влиять на зависание в конкретной точке моделирования (первый фронт синхросигнала) - даже если все пути с нулевым временем распространения, верхний уровень с тестбенчем, формирующим воздействия все равно никуда не деется и время будет тикать, как это нужно тестбенчу. P.S. Кстати, если забыть подключить SDF задержки все же не будут нулевые, т.к. по умолчанию в либах в specify-блоках пишут значения для typical-случая.
  6. Цитата(des00 @ Mar 14 2009, 06:49) нет я вырезал все ООПовское из ртлного кода. Тогда это осложнение, связанное с тем, что некоторые триггера в дизайне изменят свою полярность в результате синтеза необходимо учитывать при использовании white box подхода.
  7. В числе фич VMM прибыло - на vmmcentral.org выложили новую книгу и (возможно) базовые классы для Low-Power проектов с отключаемыми блоками.
  8. Андрей, возможно у Вас ошибка (выделил жирным шрифтом). Извините за дотошность, но вдруг вы приведенные данные из исходных текстов у себя скопировали. Цитата(Sevrukov_Andrey @ Mar 5 2009, 12:52) В SignalStorm есть пример в описании. Если кратко - на входе задаются разной длительности фронты. На выход вешаются различные емкости. Обычно группируются элементы и емкости соответсвуют именно их нагрузкам. что-то вроде: Index D1{ Slew = 0.0625n 0.15n 0.3125n 0.625n 1.375n 2.625n 5.375n; Load = 0.0005p 0.0065p 0.018p 0.04p 0.09p 0.18p 0.37p; }; Index D2{ Slew = 0.0625n 0.15n 0.3125n 0.625n 1.375n 2.625n 5.375n; Load = 0.001p 0.013p 0.036p 0.08p 0.018p 0.36p 0.74p; }; ............................................ Group D1{ CELL = *D1 *C1 *L1 *PN* ; }; Group D2{ CELL = *D2 *C2 *H2 *L2 *M? *M?? *D2_BS *EH2 ; };
  9. При цифровом моделировании netlist'a (RTL к нему увы отсутствует) симулятор ncverilog уходит в себя, начиная со скоростью мысли накручивать delta-циклы, но время моделирования при этом не продвигается. При этом место, на котором он повис почему-то не показывает. Подозреваю combinational loop'ы, можно ли их как-нибудь отследить? Другой симулятор, специальные lint-инструменты (какие именно)?
  10. В качестве примера BFM-чекера, можете посмотреть на ассерты для шины AMBA3-AXI. По указанному адресу нужно зарегистрироваться и тогда можно будет скавчать саму спецификацию и набор assert'ов. http://www.arm.com/products/solutions/axi_spec.html P.S. В VCS_08 есть встроенные Assert'ы на стандартные интерфейсы (USB, I2C, OCP, AXI, PCI и т.д.). Цитата(des00 @ Feb 17 2009, 11:36) для целей верификации понадобилось мне залезть внутрь синтезируемого UUT. что бы не париться с иерархией. Встроил классы с API прямо в когд синтезируемых модулей. И получил нормальный переносимый интерфейс к внутренностями ртлного блока. Для синтеза все лечиться тегами синтеза %) В общем такой подход рекомендую. Тэгами синтеза вы запретили изменение полярности триггера? У меня было пару раз после синтеза на вход внутреннего триггера приходило инверсное значение (по сравнению с RTL) и на выходе тоже инвертор стоял, а т.к. тест ссылался на само значение триггера - получалось нехорошо - на RTL тест работал, на NETLIST'e нет.
  11. Спасибо, статья хорошая, давно такую искал. Во многом критика на мой взгляд справедливая. Понравилась идея портов для всех компонентов тестбенча, причем правильность их соединения проверяется во время компиляции, в то время как за то, что попадает в vmm_channel отвечает сам пользователь и проблемы вылезут только на этапе runtime. Справедливая критика в отношении нарушения принципа инкапсуляции в vmm при создании конфигурации тестового окружения, когда некоторая законченная тестовая система блока СНК не может без модификации быть перенесена в состав тестовой системы всей СНК. Видимо действительно, OVM выигрывает в идеологическом плане в части следования концепциям ООП, но на данный момент по количеству встроенных возможностей, применимости, количеству документации и простоты освоения мне ближе VMM.
  12. Если смотреть в сторону методологий, то в VMM есть Memory Allocation Manager, который отвечает за формирование в памяти неперекрывающихся структур и их удаления после использования. Либо можно взять его исходник и переделать под себя. http://vmmcentral.org/pdfs/using_memory_allocation_mger.pdf
  13. Цитата(des00 @ Feb 3 2009, 07:15) думаю что это возможно, но даже по готовому примеру, конверсия с перла на питон займет много времени. Надо подумать %) ЗЫ. у автора разработка фильтра на перле заняла несколько месяцев. Указанный в первом посте фильтр обновился до версии 2.2.0. заявлена поддержка Verilog-модулей, интерфейсов.
  14. Спасибо всем ответившим, добавлю еще инфу почерпнутую с eda-board: NanoSim быстрее HSIM на больших проектах. Однако HSIM благодаря технологии выделения однотипных элементов быстрее при моделировании больших блоков памяти.
  15. Здраствуйте, возникла необходимость моделирования большого проекта на транзисторном уровне с новыми spice-модллями транзисторов. По блокам проект разбить не получается - есть только flattern-топология, иерархия утеряна. Нужно проверить, что при использовании конкретных spice-моделей проект останется работоспособен. Всвязи с этим возник вопрос, какая программа сможет обеспечить приемлемое быстродействие на таком большом проекте? Пока склоняюсь к UltraSim, может есть что-то более шустрое в ущерб точности. Быть может есть какие-либо хитрости в самом UltraSim, чтобы ускорить процесс моделирования? Вариант mixed-mode в данном случае не подходит, т.к. есть только топология.