Перейти к содержанию

    

cheebeez

Новичок
  • Публикаций

    4
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный
  1. Разобрался. На 2 уровня ниже, в файле design_1.vhd есть нужный сигнал: signal clk_wiz_0_clk_out1 : STD_LOGIC; clk_out1_0 <= clk_wiz_0_clk_out1; Всем спасибо. Надеюсь эта тема пригодится слоупокам типо меня.
  2. Спасибо. Не подскажете как это будет выглядеть в контексте этого кода: library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity blinky is port( CLK12MHZ : in std_logic; CLK24MHZ : buffer std_logic; led : out std_logic_vector(3 downto 0) ); end entity blinky; architecture behavioral of blinky is signal count : std_logic_vector(27 downto 0); component design_1_wrapper is port ( sys_clock : in STD_LOGIC; clk_out1_0 : out STD_LOGIC ); end component design_1_wrapper; begin newfreq: design_1_wrapper port map ( clk_out1_0 => CLK24MHZ, sys_clock => CLK12MHZ ); process(CLK24MHZ) begin if rising_edge(CLK24MHZ) then count <= count + 1; end if; end process; led(0) <= count(24); led(1) <= count(25); led(2) <= count(26); led(3) <= count(27); end architecture behavioral; В данном случае Vivado ругается, что CLK24MHZ не назначен пин в constraints. Угу, код во врапере начинает подсвечивается красным в рандомных местах, пока решил не связываться с VHDL2008.
  3. Хай! VHDL не дает читать из out. Это с одной стороны логично, с другой стороны я пока не понимаю как "взять" эту частоту для использования в process/rising_edge. Спс.
  4. Доброго времени суток. Решил усложнить "hello world" и умножить входящую частоту 12МГц с отладочной платы до 24МГц с помощью mmcm. Вопрос: какие нужно сделать манипуляции, что бы использовать эту частоту c clk_out1_0 в конструкции rising_edge. Сейчас это выглядит так: process(CLK12MHZ) begin if rising_edge(CLK12MHZ) then count <= count + 1; end if; end process; Цель: process(CLK24MHZ) begin if rising_edge(CLK24MHZ) then count <= count + 1; end if; end process;