Перейти к содержанию

MaratZuev

Участник
  • Публикаций

    38
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о MaratZuev

  • Звание
    Участник
  • День рождения 10.10.1974

Контакты

  • Сайт
    http://
  • ICQ
    0

Посетители профиля

5 просмотров профиля
  1. Доброго вам! Документ со стр. 109 (2-83) quartus_stp смотрели?
  2. Там на локальной части мах3000 сидит: не хотелось бы его отдирать.Иначе проще было бы взять что-то с MSSP, например FT2232C. Да, как показал товарищ ниже: http://homes-smart.ru/index.php/oborudovan...usb-perekhodnik
  3. Прошу простить, если тема уже поднималась, но с наскоку найти не удалось. Вопрос, в сущности, сформулирован: возможно ли какими-либо программными (ну, и минимальными аппаратными) средствами организовать на выводах бластера интерфейс и2с? Если нет, то что из наиболее дешёвого на рынке существует такого, что позволяет работать с и2с еепром? Очень желательно с примитивным GUI.
  4. На родном форуме никто таким вопросом не озадачивался?
  5. Вы удивляетесь тому, что всё течёт и изменяется? Я недавно тоже решил Actel Libero освоить по циклу статей примерно 2010 года. И также наткнулся на то, что WaveForm Editor/Viewer существует уже только в виде Viewer-a. А очень хотелось бы поредактировать времянку прямо в графическом виде (не знаю, правда, зачем) )))
  6. Загляните в файл SCALER.drc.rpt: там более подробно пояснено, что Design Assistant-у не нравится: +--------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; High Violations ; +-----------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------+ ; Rule name ; Name ; +-----------------------------------------------------------------------------------------------------------------------+--------------------------------------------------------------------------------------------+ ; Rule D103: Data bits are not correctly synchronized when transferred between asynchronous clock domains - Structure 1; ; ; Source node(s) from clock "pixel_clk" ; Buff_controller:Buff_controller_comp|pres_state.buff3 ; ; Synchronizer node(s) from clock "rdclk_FIFO" ; KAA_sreg_syncronizer:KAA_domain_syncronizer_comp|sreg[2] ; ; Synchronizer node(s) from clock "rdclk_FIFO" ; KAA_sreg_syncronizer:KAA_domain_syncronizer_comp|sreg[1] ; ; Rule D103: Data bits are not correctly synchronized when transferred between asynchronous clock domains - Structure 2; ; ; Source node(s) from clock "pixel_clk" ; Buff_controller:Buff_controller_comp|pres_state.buff2 ; ; Synchronizer node(s) from clock "rdclk_FIFO" ; KAA_sreg_syncronizer:KAA_domain_syncronizer_comp|sreg[2] ; ; Synchronizer node(s) from clock "rdclk_FIFO" ; KAA_sreg_syncronizer:KAA_domain_syncronizer_comp|sreg[1] ; ; Rule D103: Data bits are not correctly synchronized when transferred between asynchronous clock domains - Structure 3; ; ; Source node(s) from clock "pixel_clk" ; Buff_controller:Buff_controller_comp|KAA_shreg_debouncer:KAA_shreg_debouncer_comp|data_out; ; Synchronizer node(s) from clock "rdclk_FIFO" ; KAA_sreg_syncronizer:KAA_domain_syncronizer_comp|sreg[2] ; ; Synchronizer node(s) from clock "rdclk_FIFO" ; KAA_sreg_syncronizer:KAA_domain_syncronizer_comp|sreg[1] ; ; Rule D103: Data bits are not correctly synchronized when transferred between asynchronous clock domains - Structure 4; ; ; Source node(s) from clock "pixel_clk" ; Buff_controller:Buff_controller_comp|KAA_edge_dtct:DE_Fedge_detect|edge_detector ; ; Synchronizer node(s) from clock "rdclk_FIFO" ; KAA_sreg_syncronizer:KAA_domain_syncronizer_comp|sreg[2] ; ; Synchronizer node(s) from clock "rdclk_FIFO" Думаю, ответ на Ваш вопрос теперь очевиден?
  7. Он его, Иосиф Григорьевич, "недосинхронизировал" )) Спасибо за всю серию в общем и за статью "Краткий курс HDL. Часть 10. Несколько слов о «сбросе»" в частности )
  8. Active-HDL

    И Вам не болеть! Дайте какой-либо проект (пару: Active-HDL и Quartus), на котором можно было бы посмотреть: что Вы делаете и что Вы хотите?
  9. Ещё компилятор ругается на отсутствие sdc - Вы его забыли приложить? И, раз Вы говорите об отсутствии в проекте разных тактовых доменов: покажите, в каком файле отчёта видно, что на все триггеры проекта заведена одна и та же глобальная частота?
  10. Во-первых, используйте defin-ы для Ваших констант: `define arr_dim 16 `define arr_rng [`arr_dim-1:0] и тогда output [15:0]data_4, выливается в output `arr_rng data_4, далее wire s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15,s16; пишется как wire [16:1] s; или снова как выше через defin-ы. Далее AND2 AND2_01(.IN1(addr[0]), .IN2(wr), .OUT(s1)); если не важно указание имени инстанциированного модуля, то его можно опустить: AND2 (.IN1(addr[0]), .IN2(wr), .OUT(s1)); вообще, подозреваю, что такую последовательность Ваших примитивов можно описать через generate Либо использовать ModelSim-Altera(Starter)Edition от той версии Quartus-a, которая поддерживает интересующий чип, либо (здесь могу врать) скомпилить библиотеки для того ModelSima, который чип не поддерживает, но с которым хочется работать.
  11. Понимаете правильно. Вам надо добавить требуемые библиотеки примерно так: vsim -voptargs=+acc -L "требуемая библиотека" -L Ваша_рабочая_библиотека Ваша_рабочая_библиотека.Ваш_tb у меня, например, это было так: vsim -voptargs=+acc -L maxii_ver -L lpm_ver -L work work.tb
  12. Вам надо было поставить галку здесь:
  13. Всё, чем Вы восторгались, написано, в том числе после прочтения статей, подобных этой ) Как раз для Вас с того же сайта: https://marsohod.org/11-blog/251-sch-or-txt
  14. Кстати, вдруг ещё не видели - ИМО там есть, что принять к сведению: SPI Verilog Master & Slave modules :: Overview. Да и, вообще, там погуляйте. И я вместе с Вами ) И ещё одна ссылка, как введение к первой: https://marsohod.org/projects/marsohod2/amb...c/215-opencores