Перейти к содержанию

    

Zolberg101

Новичок
  • Публикаций

    2
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный
  1. Благодарю, и изучаю сейчас RTL HARDWARE DESIGN USING VHDL того же автора. Правда не до конца понимаю механику конвейризации конечного автомата бинарного алгоритма (12.8 листинг из данной книги). Если ещё актуально с помощью, то буду благодарен, даже не бесплатно если сложная задача(vk.com/semenishen). Verilog планирую на будущее, ибо надо с более жестких основ пройтись в vhdl :) кстати, читал ваш блог на хабре, отличные статьи у вас! :)
  2. Всем привет! Я студент и пытаюсь изучать ПЛИСы. Имеется следующая задачка для саморазвития:Имеется два входных сигнала A, B (std_loguc_vector(15 downto 0)). Нужно написать конвейер для алгоритма наибольшего общего делителя (количество ячеек в моей ПЛИСине 10.5 к). Пытался через mod. Работает, но слишком много ресурсов тратит. Через обычный цикл loop так же. Количество итераций слишком много ресурса не хватает. Есть смысл обратить внимание на FSM, так как при минимальных затратах, выполняется алгоритм. Единственное, что надо запараллелить циклы автомата (думаю через Rising_Edge(clk)) подойдёт. Либо через unrolling loop для сдвига регистра, но занимается этим в 2018? :) так что, если у кого будет время и кто будет готов помочь в решении задачки, то буду рад. Спасибо!