-
Постов
12 216 -
Зарегистрирован
Весь контент ViKo
-
Notepad++
-
Ничего не понимаю! На это - unsigned char data[625] = { 0xFF, 0xFF, 0x62, 0xFF, 0x3C, 0x00, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF, 0xFF, } - жалуется? Или все же - "вещь!"? Да и с чего бы компилятору жаловаться на массив?
-
Так сделайте отдельный файл из вашего data[625] и включите с помощью #include в свой файл программы. Посмотрел ttf. Там каждый байт данных представлен в виде трех десятичных цифр и запятой - вот вам и 4 байта вместо одного. И еще встречаются переводы строки 0D 0A - это прибавка к размеру. На что вам сдался этот ttf?
-
Напряжение питания целевого устройства. Видимо, чтобы запитать процессор при программировании. Если у него есть питание и так, то и не нужно. У меня же работало.
-
Я ST-LINK из STM32VLDISKOVERY программировал в Keil другую платку. Обошелся тремя проводами: SWCLK, SWDIO, GND (четвертый VTGT в ST-LINK сидит через резистор на земле). Отлаживаться особо не получалось, но это беда ST-LINK в Keil. А с помощью автономной утилиты прошивался, читал регистры, ходил по шагам.
-
Репозиторий - это хранилище. Каждый словарь даст перевод слова "хранилище". А перевод слова "репозиторий" - не каждый. :) То же относится и к тестбенчу - нет такого слова в словаре. Но, поскольку нормальной замены что-то не находится, возможно, приму и "тестбенч". Остальные ваши термины - люблю до глубины души! :) Жаргонные слова - конкретние и лаконичнее, примерно так же, как и матные (я иногда пользуюсь последними). Только в официальных документах категорически неприменимы.
-
А по RS-232 передавать весь файл целиком почему не хотите? Я так и делал. Передавал пачками, ждал подтверждения, после записи страницы в ПЗУ передавал следующую страницу и т.д. Теперь имею достаточное количество ОЗУ, передаю весь файл целиком, еще раз передаю для верификации, потом записываю целиком, потом проверяю, что записано правильно. А rbf - это просто сырые байты, байт за байтом, которые нужно заслать в ПЛИС. Любым редактором, работающим с двоичными данными, можно порезать на части. Например, WinHex, наверное.
-
Еще я ненавижу неоднократно встречающиеся "инстанс", "имплементировать", "задефайнить", "репозиторий" и т.п.
-
Хочу как можно ближе к оригиналу (но по-русски). А не просто похожих по смыслу.
-
интерфейсы в SV
ViKo ответил scorp тема в В помощь начинающему
Как я понял, нужно создать экземпляр интерфейса. И где ж его создавать, если не в модуле верхнего уровня? В переводе главы про интерфейсы, что я выдал в соответствующем разделе форума, можно прочитать. http://electronix.ru/forum/index.php?showt...st&p=902512 -
Не знаю. Не сталкивался. Предложил, руководствуясь законом Ома. :)
-
А вы 100 Ом прицепите вместо 10.
-
Как уже писал aaarrr, повторю - точно не повернут процессор на 90, 180, 270 градусов? Вы показали только малую часть схемы. Получается, в выключенном состоянии сопротивление 500 Ohm, а во включенном падает до 3.5 Ohm. Можно поставить по цепям питания маленькие резисторы, и смотреть, что творится после них. Где-то вместо дросселей можно. Ом по 10. Электролитические конденсаторы, неправильно запаянные (наоборот + с -), могут давать такой эффект.
-
Может быть, генерит LDO? Хотя нет, все-таки по питанию 3.3V что-то не так. А 3.5 Ohm - это КЗ или не КЗ? Тем более, что работает ограничитель тока. А если б не работал?
-
Значит, есть. Плохо искали. Пока он совсем не сдох от перегрева.
-
Судя по симптомам - банальное замыкание какого-то выхода на землю, питание или двух между собой под BGA корпусом. А ограничивать ток надо было не до 900mA, а до 90, а то и меньше. Можете по разводке попробовать предположить, где это могло случиться. Например, те же XOUT. TDO? У вас земли разными символами нарисованы. Они разные?
-
так определение в теле кода уже нужно убрать.
-
VHDL or Verilog
ViKo ответил D-Luxe тема в Языки проектирования на ПЛИС (FPGA)
Ну, я добавлю еще пару триггеров, сделаю полноценный синхронизатор. Если начало вышло, так и конец получится :) На досуге сделаю. Вот такой код - always @(posedge din) begin dout[4] <= din; end На RTL-Viewer нарисовал триггер. В Map-Viewer просто повесил 1 на dout[4]. А вот такой - always @(posedge clkin or posedge din) begin dout[4] <= din; end И там, и там соединил din с dout[4] Уж не знаю, почему, но Quartus 9.1 готов реализовать мои самые безумные фантазии :) Там еще sazh спрашивал, какой кристалл - Cyclone-II EP2C8Q208. -
VHDL or Verilog
ViKo ответил D-Luxe тема в Языки проектирования на ПЛИС (FPGA)
Показал и это. Все так, как хотелось с самого начала. -
VHDL or Verilog
ViKo ответил D-Luxe тема в Языки проектирования на ПЛИС (FPGA)
А когда не сработало? Да, похоже. Я написал, не особо задумываясь, проверить, что синтезируется. И Quartus по-честному реализовал мое желание :) А Technology Map Viewer показал решение несколько иное (на выходе сигнал инвертируется). -
VHDL or Verilog
ViKo ответил D-Luxe тема в Языки проектирования на ПЛИС (FPGA)
А этого вы не заметили? В конце сообщения. http://electronix.ru/forum/index.php?showt...st&p=913665 Или это не то? а это? assign one = two; или, например, так? assign clkout = lock? clk250 : clkin; Все работает. Quartus объявил о поддержке синтеза интерфейсов. Поскольку сам я не делал, подтвердить не могу. Но и не верить у меня нет оснований. Скоро сделаю, подтвер..??дю! -
Синхронизатор
ViKo ответил AlphaMil тема в Работаем с ПЛИС, области применения, выбор
Долбежка тактами поможет. Ведь защелкиваться будет уже новое состояние входов, которое, будем надеяться, в этот момент уже стабильное. Гистерезис не поможет, потому что в этом случае просто появляется два порога восприятия сигнала как 0 или как 1 - при переходе из 0 в 1, и наоборот. Сами пороги технологически остаются примерно теми же. Так как метастабильное состояние выхода триггера не обязательно совпадает с порогом восприятия 0 или 1 для следующего триггера, то следующий триггер зашелкнет уже нечто, похожее на 0 или 1. Но и такой сигнал должен увеличить время срабатывания триггера. Вероятность, что напряжение будет вблизи порога, мала. Следующий триггер уменьшает эту вероятнось почти до нуля. P.S. нужно писать "триггер Шмитта" -
VHDL or Verilog
ViKo ответил D-Luxe тема в Языки проектирования на ПЛИС (FPGA)
:bb-offtopic: Иногда, общаясь на этом форуме, отвечая на чью-нибудь цитату, мне хотелось приписать под моими сообщениями фразу "На всякого мудреца довольно простоты" -
VHDL or Verilog
ViKo ответил D-Luxe тема в Языки проектирования на ПЛИС (FPGA)
Это называется "агрегатные типы данных" - структуры, объединения, массивы (упакованные, неупакованные, динамические). Все имеется, в нужной пропорции. Оккам? Уважаю. Стараюсь следовать именно этому принципу. Но в данном случае хотелось показать всю красоту языка SystemVerilog. У меня именно такое к нему отношение - кра-со-та! Если вы про то, что есть лишние типы - ну так все мы заложники прошлых ошибок... -
Синхронизатор
ViKo ответил AlphaMil тема в Работаем с ПЛИС, области применения, выбор
Да, возможен. И именно в триггере. В обычной логике такое невозможно. В момент фронта тактового сигнала, если изменяется сигнал на входе данных, триггер "не знает", что ему защелкивать. И думает до-о-о-о-о-о-лго... если сигнал на входе попадает точно на порог переключения. Если не точно, то думает недо-о-олго...