Jump to content

    

KeisN13

Участник
  • Content Count

    31
  • Joined

  • Last visited

Community Reputation

0 Обычный

About KeisN13

  • Rank
    Участник

Контакты

  • Сайт
    www.fpga-systems.ru

Recent Profile Visitors

The recent visitors block is disabled and is not being shown to other users.

  1. не совсем без перекомпиляции, но обновление за несколько секунд без перетрассировки проекта. http://fpga-systems.ru/publ/xilinx/xilinx_vivado/eco_flow_v_vivado_ili_rabota_v_rezhime_redaktirovanija_netlista/8-1-0-86
  2. Это же эклипс, файл -> экспорт только, разве нет?
  3. Не уверен, что выкладываемый пост актуален, но может пригодится кому-то (оригинал тут)
  4. Вот я чет тупанул жёстко. Сигналы я инициализирую при объявлении и в процессах соответственно. Если в начале процесса сигналы проинициализированы то if для этого сигнала можно не закрывать.
  5. наверное не переменной , а сигналу. Сигналы я инициализирую в начальное состояние только при объявлении В целом я хотел написать, что незакрытые ифы порождают латчи
  6. Описание синхронного процесса это чуть ли не единственное исключение из правила, что каждый if должен иметь else. Думаю оно очевидно и не явно подразумевалось.
  7. Непонятно почему до сих пор не прочитаны основы проектирования на VHDL и шаблоны описания конкретных элементов от вендора. UG901 если это Xilinx Else всегда должен быть, никогда не останавливай код на else if или if.
  8. Код фифо без констрейнов, что тут можно критиковать?
  9. Не понятно почему автора кода удивляет, что в PL части SoC должен быть статический набор периферии, которую он этим кодом делает. В ПЛИС динамически ничего выделать нельзя. Если вы своим параметром хотите менять "на лету" количество интерфейсов, то Вас ждет фиаско. Вы можете создать заранее максимальное количество интерфейсов в PL части и потом нужное количество включать и выключать с помощью PS, но незадействованные все равно будут находиться внутри ПЛИС. Или использовать частичную реконфигурацию с набором областей, где будет подгружаться и куда будет заливаться нужное количество интерфейсов.
  10. Поверь мне на слово, от SDAccel особо не чем, а вот от SDSoC практически полностью, но от вас, как конечных пользователей, это скрыто
  11. Отличный копипаст https://www.macrogroup.ru/sites/default/files/uploads/files_and_docs/Xilinx/vitis-pr-release-rus.pdf
  12. А может не ставить пул ап и не использовать внутренние резисторы плис, а поставить дискретные компоненты, раз такая чехарда с 26 разами?
  13. да, очевидно некорректно перевел. А какая частота если не секрет?
  14. Прости, Doka, я не удержался http://g.zeos.in/?q=Vivado%2Bgit%2Bxapp А так, тут много мнений как и что лучше хранить на гит, но обычно отсылают сюда https://www.xilinx.com/support/documentation/sw_manuals/xilinx2016_3/ug1198-vivado-revision-control-tutorial.pdf
  15. Простите за годовалое опоздание, но вдруг кому пригодится. Статейка по Versal. Xilinx VERSAL: монстр с NoC'ом