Jump to content

    

iglaz3

Участник
  • Content Count

    8
  • Joined

  • Last visited

Community Reputation

0 Обычный
  1. TCL позволяет настроить почти любую ситуацию с фиксированной задержкой. Просто удивило:
  2. То есть вы хотите сказать, что стандартное IP ядро on-chip RAM генерируемое без сигнала waitrequest, может не работать при наличии на шине более двух устройств?
  3. В Вашем примере waitrequest и readdatavalid не обязательны, По TCL если я правильно понял что данные ,будут записаны на следующий такт после прихода write то: set_interface_property avs_s1 writeWaitTime 1 ну и вот так будет точнее: set_interface_property avs_s1 readLatency 1 set_interface_property avs_s1 readWaitTime 0 Сигнал reg_we1 устанавливается в домене a_clk, а используется в b_clk )
  4. А точно вставили строку со своим названием IP-ядра? По логу мегавизард не может найти имя "PLL Intel FPGA IP v18.1" <ALIAS>PLL Intel FPGA IP v18.1</ALIAS>
  5. Откройте файл *.lst в папке IP-ядра и добавьте строку с названием. примерно так: <ALIAS>Custom PHY Intel FPGA IP v18.1</ALIAS>
  6. 32-х битный мастер позволяет адресовать 4 Гбайта. address_span_extender нужен для обратной задачи когда мастер не может адресовать все пространство. Например ширина шины мастера 16 бит,а памяти 32 бита. Записывая смещение в регистр CSR Slave сдвигаете окно по памяти.
  7. Если был использован HMC лучше оставить как есть