Перейти к содержанию

    

keln

Участник
  • Публикаций

    54
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о keln

  • Звание
    Участник

Посетители профиля

143 просмотра профиля
  1. I/O Designer vs I/O Optimizer

    У меня в Setup > Type Compatibility прописано точно так, как и у вас соотвествие типа цепи GND и типа пина MGTRX. Далее во вкладке Pins, справа я выбираю пин AD1(вход приемника high speed трансивера) и делаю на нем Assign Pin(то же можно проделать на пине в Device), на него сам назначается GND. В левой панели Signals and Power Rails для цепи GND в длинном списке всех земляных пинов появляется AD1, зажигается правый желтый фонарь с просьбой сделать апдейт в схему. Давлю на желтый фонарь, в схеме делаю апдейт, наблюдаю оторванный от земли AD1(если он до апдейта был подсоединен к GND, то цепь отрывается от GND). Наблюдаю везде зеленые фонари, сохраняюсь в IOPT(либо сохраняюсь до апдейта сразу после назначения GND на AD1, это ничего не меняет) и выгружаю его. В DxD подсоединяю пин AD1 к GND. Запускаю IOPT, наблюдаю сообщение: "Signal GND is assigned to not assignable pin AD1. This assignment will be removed." И следующим апдейтом эта цепь разрывается. А если я игнорю эту базу а работаю с другими и делаю апдейты из них, то всегда получаю сообщения на тему: "Signal GND is assigned to not assignable pin AD1." Подскажите по шагам, для дураков, как это дело назначить, плиз.
  2. I/O Designer vs I/O Optimizer

    У меня help несколько иначе выглядит и указанного вами раздела с видео нет. Наверное, версии IOPT разные. Что касается Setup > Type Compatibility, то я через него прописал соотвествие цепи GND типам пинов MGTRX и IO, не помогает. Во вкладке Pins IOPT прописан тип MGTRX и он там значится всегда, сменить его я не могу. На самой схеме в DxD в PinType ничего не прописано, но прописать я там могу только известные типы, когда создаю символ в менеджере библиотек типа Analog, BI, IN и они все отличаются от типов пинов предлагаемых в Setup > Type Compatibility и там нет MGTRX и IO. .
  3. I/O Designer vs I/O Optimizer

    А как и где это прописать?
  4. I/O Designer vs I/O Optimizer

    1. Я и вешаю их изначально на землю в DxD, потом сажаю на землю в Xpedition, потом запускаю IOPT и он мне начинает сходу ругаться на эти ноги, сидящие на земле. Просит merge data, я делаю merge, IOPT поджигает желтый фонарь, что типа надо сделать апдейт схемы, я делаю, DxD отрывает эти ноги от входов приемников high speed трансиверов FPGA. Причем красные записи в консоли IOPT: "Signal GND is assigned to not assignable pin AD1(и остальные ноги приемников) появляются раньше всего, ну можно сказать, что одновременно с предложением merge. Подозреваю, что IOPT в текущей версии(2.3upd5) просто не знает, что их можно(по рекомендации Xilinx) сажать на землю, если они не используются. Типа "думает", что это входные ноги а не power, иначе бы он эту красноту в консоль о "not assignable pin" не выводил. Или, возможно, базы под UltraScale+ не допилили.
  5. I/O Designer vs I/O Optimizer

    Появилась пара вопросов, может,кто подскажет решение. 1. Вешаю землю на неиспользуемые входные ноги high speed трансиверов FPGA(в соотвествии с рекомендацией производителя). IOPT делает импорт, после этого пишет в консоли: "Signal GND is assigned to not assignable pin AD1(и остальные ноги). This assignment will be removed", зажигает желтый фонарь как бы напрашиваясь на апдейт схемы, а после апдейта отрывает эти ноги от земли. Как это обойти? 2. Еще когда экспериментировал с IOPT, создал базу на левый FPGA, которого нет в проекте. Как бы теперь ее удалить а то маячит при старте и выскакивает, когда надо все скопом сохранить/проапдейтить.
  6. 1. Не все компоненты взял в режиме SelectMode. Только один, попросил его сопоставить с текущей схемой. Я сопоставил, сопоставил также некоторые цепи с иными названиями. После этого перетащил layout без компонентов, кроме этого одного. Хотя, выделял все. Компоненты отдельно тащить в режиме PlaceMode? 2. Подскажите, как ограничения из CES перетащить? Неохота экспортировать все сразу и потом разгребать. Только связанные с копируемой топологией ConstrainedClass не нашел как перетащить.
  7. Есть ли способы(и какие) скопировать кусок топологии (в идеале - трассы+via+plane+компоненты или хотя бы хоть что-то) из одного проекта в другой в вариантах: 1) со схемой, 2) без схемы.
  8. Прокладка дифпары

    А подскажите, пожалуйста: 1. Выравнивание формулами, я так понимаю, могу делать только - цепь по другой цепи или пара пинов по другой паре. CES, вроде бы, не дает создавать формулу для цепи по паре пинов или я недопонимаю чего. 2. Какие в CES математические символы для формул используются, кроме плюса с минусом? Попробовал скобки - не принимает. Деления слешом, наверное, тоже нет? А то хотел задать выравнивание пары пинов single ended линии по среднему значению длин(задержек) проводников в дифпаре и не догоняю - как это сделать. Типа: =(пара пинов цепи проводника P дифпары + пара пинов цепи проводника N той же дифпары)/2 плюс допуск.
  9. Прокладка дифпары

    А подскажите, плз, как мне корректно выравнять длину такой(скриншот) дифпары в которой есть "подтягивающие резисторы"(надеюсь меня поправят - как их верно называть)? Отрисовал дифпару от выводов одного чипа до выводов второго чипа, продолжил ее далее до резисторов. Ставлю группу выравнивания на электрические цепи проводников() в паре, с резисторов галки series снимаю. Наблюдаю, что просчет разницы в длинах производится с учетом длин участков между вторым чипом и этими резисторами. Разница в 6пс между длинами проводниками между чипами нивелируется разницой длин проводников за пределами чипов, которые идут до резисторов. Почему-то выключение галок series не работает.
  10. Прокладка дифпары

    Есть некая схема для дифпары(скриншот), в которой есть дифпара и есть подтягивающие резисторы. Если я проложу дифпару так, что к резисторам будут отводы, мне, я так понимаю, в CES надо тогда для них снимать галку series, чтобы не учитывалась длина этих отводов? А если я буду прокладывать линии дифпары прямо через КП резисторов, что мне с этим параметром series делать и почему? На развязывающих конденсаторах(разрывающих дифпару на 2 физические цепи) надо или не надо этот series включать?
  11. VTT на DDR4

    А как тогда вот это понимать: Some system designs can operate without requiring VTT. The approximate system boundaries enabling VTT exclusion are: • Two or fewer DDR components in the system TN-46-14: Hardware Tips for Point-to-Point System Design Introduction 30-40мм - это пока еще не набегает, это предполагаемая максимальная длина проводников.
  12. VTT на DDR4

    Можно ли не использовать VTT в топологии DDR4, если используется одна микросхема памяти(скажем - 4Г=512*8 от Микрон) с контроллером от Ultrascale+ и дорожки будут в пределах 30-40мм?
  13. via assignments

    Т.е., получается, если у меня два проводника с одними и теми же характеристиками(геометрия, импеданс) и отличаться они будут только установкой дефолтных via при переходе со слоя на слой(или простановке фанаутов), то мне для них надо каждому свой класс цепей прописывать(по сути копипастить из одного точно такой же) а в нем заказывать нужный переход а остальные переходы ставить none(в via assignments)? Чета как-то неудобно получается.
  14. via assignments

    Подскажите, плз, как мне назначить ПО таким образом, чтобы при простановке fanouts для цепей классом, скажем - power, выбирались всегда сквозные ПО а при отрисовке дифпар иные(например глухие). В setup забил все, в CES тоже все провалились из setup и больше не нашел, как повлиять на via assignments в CES. А то ставлю fanots а у меня все земляные ПО глухие ставятся а, когда дифпары тащу, норовит сквозные пихнуть.
  15. Database rollback size warning

    Появился такой варнинг в ICDB Server Monitor ISSUE 40, Database rollback size warning There are 201 xDX Designer rollback points in project C:\путь\database. For better performance you should consider removing some of them using the Manage Sheet Backups tool in xDX Designer. В xDX Designer в меню File -> Rollback Sheet наблюдаю всего 3 этих самых Rollback Sheet. Как бы удаляю, нажав File -> Clear Backups. Удаляет эти 3 и общее число в варнинге становится 198. Как бы остальные 198 зачистить?