Перейти к содержанию

keln

Участник
  • Публикаций

    47
  • Зарегистрирован

  • Посещение

Репутация

0 Обычный

Информация о keln

  • Звание
    Участник

Посетители профиля

91 просмотр профиля
  1. Прокладка дифпары

    А подскажите, пожалуйста: 1. Выравнивание формулами, я так понимаю, могу делать только - цепь по другой цепи или пара пинов по другой паре. CES, вроде бы, не дает создавать формулу для цепи по паре пинов или я недопонимаю чего. 2. Какие в CES математические символы для формул используются, кроме плюса с минусом? Попробовал скобки - не принимает. Деления слешом, наверное, тоже нет? А то хотел задать выравнивание пары пинов single ended линии по среднему значению длин(задержек) проводников в дифпаре и не догоняю - как это сделать. Типа: =(пара пинов цепи проводника P дифпары + пара пинов цепи проводника N той же дифпары)/2 плюс допуск.
  2. Прокладка дифпары

    А подскажите, плз, как мне корректно выравнять длину такой(скриншот) дифпары в которой есть "подтягивающие резисторы"(надеюсь меня поправят - как их верно называть)? Отрисовал дифпару от выводов одного чипа до выводов второго чипа, продолжил ее далее до резисторов. Ставлю группу выравнивания на электрические цепи проводников() в паре, с резисторов галки series снимаю. Наблюдаю, что просчет разницы в длинах производится с учетом длин участков между вторым чипом и этими резисторами. Разница в 6пс между длинами проводниками между чипами нивелируется разницой длин проводников за пределами чипов, которые идут до резисторов. Почему-то выключение галок series не работает.
  3. Прокладка дифпары

    Есть некая схема для дифпары(скриншот), в которой есть дифпара и есть подтягивающие резисторы. Если я проложу дифпару так, что к резисторам будут отводы, мне, я так понимаю, в CES надо тогда для них снимать галку series, чтобы не учитывалась длина этих отводов? А если я буду прокладывать линии дифпары прямо через КП резисторов, что мне с этим параметром series делать и почему? На развязывающих конденсаторах(разрывающих дифпару на 2 физические цепи) надо или не надо этот series включать?
  4. VTT на DDR4

    А как тогда вот это понимать: Some system designs can operate without requiring VTT. The approximate system boundaries enabling VTT exclusion are: • Two or fewer DDR components in the system TN-46-14: Hardware Tips for Point-to-Point System Design Introduction 30-40мм - это пока еще не набегает, это предполагаемая максимальная длина проводников.
  5. VTT на DDR4

    Можно ли не использовать VTT в топологии DDR4, если используется одна микросхема памяти(скажем - 4Г=512*8 от Микрон) с контроллером от Ultrascale+ и дорожки будут в пределах 30-40мм?
  6. via assignments

    Т.е., получается, если у меня два проводника с одними и теми же характеристиками(геометрия, импеданс) и отличаться они будут только установкой дефолтных via при переходе со слоя на слой(или простановке фанаутов), то мне для них надо каждому свой класс цепей прописывать(по сути копипастить из одного точно такой же) а в нем заказывать нужный переход а остальные переходы ставить none(в via assignments)? Чета как-то неудобно получается.
  7. via assignments

    Подскажите, плз, как мне назначить ПО таким образом, чтобы при простановке fanouts для цепей классом, скажем - power, выбирались всегда сквозные ПО а при отрисовке дифпар иные(например глухие). В setup забил все, в CES тоже все провалились из setup и больше не нашел, как повлиять на via assignments в CES. А то ставлю fanots а у меня все земляные ПО глухие ставятся а, когда дифпары тащу, норовит сквозные пихнуть.
  8. Database rollback size warning

    Появился такой варнинг в ICDB Server Monitor ISSUE 40, Database rollback size warning There are 201 xDX Designer rollback points in project C:\путь\database. For better performance you should consider removing some of them using the Manage Sheet Backups tool in xDX Designer. В xDX Designer в меню File -> Rollback Sheet наблюдаю всего 3 этих самых Rollback Sheet. Как бы удаляю, нажав File -> Clear Backups. Удаляет эти 3 и общее число в варнинге становится 198. Как бы остальные 198 зачистить?
  9. fanouts and via

    Не помогает. Ставлю в соответствии с хелпом - пустое место(10 тоже пробовал): "Specifies the maximum number of pins that can share a single fanout via. If you do not enter a value, any number of pins can share a fanout via. You can specify a value from 1 to 10."
  10. fanouts and via

    Вытащил BGA, сделал fanout. Теперь пытаюсь связать уже установленные via от уже проведенных fanout с соседними выводами, на которые созданы такие же fanout с такими же via. Не позволяет. Цепь, само собой, одна. Прыгает с via на pad а трассу между ними не прокладывает. Петли отключены. Также бывает, если и позволяет провести такое соединение, потом убирает втихаря via - может, gloss некий делает. Подскажите - куда смотреть?
  11. Расчет импеданса

    Ну, у вас совсем "красивая" пара получилась и уже разбег в 5 Ом. Т.е., типа надо забить? И где эта грань "забивания" на эту разницу в импедансе - 5 Ом, 10 Ом, 20 Ом? На какой допуск ориентироваться?
  12. Расчет импеданса

    Давайте по порядку. 1. Я создаю стек в редакторе стека слоев. В нем я прикидываю(рассчитываю) нужные мне импедансы. Далее в CES я создаю NetClass - DIFF_NC, для которого прописываю необходимые ширину и зазор в паре и CES, видимо, встроенным солвером, независимо от редактора стека мне просчитывает импедансы в паре. Взгляните на скриншот NetClass.jpg: слой 1 - ширина проводника - 0,12мм, зазор - 0,2мм, импеданс - 104.838 Ом, слой 14 - ширина проводника - 0,12мм, зазор - 0,155мм, импеданс - 100,06 Ом. В редакторе стека у меня просчитано для 1 и 14 слоев одинаково, как в NetClass сделано для 14 слоя. В NetClass для 1 слоя я руками забил зазор 0,2мм(дабы подогнать импеданс к показаниям в CES для ConstraintClass) и CES(точнее, видимо - словер, которым он пользуется) прересчитал мне импеданс с 100,06 Ом на 104.838 Ом. Думается мне, что это нормально. Т.к., мало ли, что я прикинул в редакторе стека и что я ввел руками потом в ограничения NetClass. В редакторе стека вы стек создаете а импедансы только ориентировочно прикидываете а потом в NetClass задаете окончательную геометрию, с которой потом работаете и для нее CES пересчитывает импедансы. 2. Но вот что я не очень понимаю. Взгляните на второй скриншот - ConstraintClass.jpg. Я создал класс ограничений, завел туда дифпару и натравил на нее уже указанный выше NetClass DIFF_NC. Провел "голую" дифпару по слою 1(с зазором - 0,2мм) и вуаля - получил уже 99,619 Ом импеданса(вместо числа примерно болтающегося около 104.838 из NetClass). Разница в 5 Ом. И это при том, что пара без развязывающих конденсаторов, на ней нет ПО, на ней нет изгибов и выравниваний(я ее так проложил удачно) и расходится она только в местах подвода к пинам микросхем, которые я сделал как можно минимальными(ConvergenceTolerance для этой пары - 0,5мм). И как бы я и тут не стал бы особо париться, но впереди пары с конденсаторами, ПО, изгибами, выравниваниями и реальный диэлектрик с сеткой из стекловолокна и плавающей диэлектрической константой. Что там CES насчитает, хотелось бы понять заранее. Может, я задаю чего не так или это норма?
  13. Расчет импеданса

    Создал стек слоев, создал класс цепей(NetClasses) в менеджере ограничений, куда прописал ширину проводников пары и зазор в ней. Импеданс и в стеке, и в классе цепей высчитывается одинаковый - около 100 Ом. Создал дифпару в ConstrainedClass и натравил на нее указанный класс цепей. Протянул ее между выводами. В менеджере ограничений для ConstrainedClass с данной дифпарой рассчитывается уже 94-95 Ом для всей пары. Увеличил зазор на 0,05мм в классе цепей, получил в классе цепей 105-106 Ом а в ConstrainedClass с данной дифпарой 99-100 Ом. Пара простая - голая, на одном слое, без конденсаторов посередине и кроме как у самих выводов, нигде больше не расползается. Проводники в паре выровнены в пределах 30-40-50 мкм без изменений в зазоре. Получается разница в 5 Ом нивелируется 0,05мм зазора в паре. Собственно вопрос - мне как вести пару, по импедансу подогнанному под показания ConstrainedClass, т.е. увеличив зазор(как вариант), посчитанный в стеке на 0,05мм или забить на изменение импеданса ConstrainedClass, геометрию оставить как в NetClasses и вести, как считается в нем и в стеке?
  14. Update Library Partition

    Взял проект с библиотекой, перенес на другой, 2-й ПК с таким же точно Xpedition такой же точно версии, там открыл и начал редактировать схему, не затрагивая данный символ. После этого данное сообщение, что надо что-то апдейтить, я уже не наблюдал ни на 2-м ПК, ни на исходном 1-м (после замены старого проекта с библиотекой на 1-м ПК отредактированным проектом со 2-го), на котором все появилось изначально. До этих манипуляций ничего не помогало. Чудо чудное.
  15. Update Library Partition

    Затянул один символ из библиотеки, сделанной ранее в Library Manager другой версии. В старой библиотеке данный символ был в разделе Connectors, поэтому Library Manager создал при импорте такой раздел а у меня есть раздел Connector, куда я его и переместил а старый - Connectors удалил. В схеме, после установки в нее символа, в свойствах этого символа тоже сейчас указан раздел Connector. В диалоге Symbol Partition предлагается этот символ проапдейтить, при этом раздел Connectors указан как Current Partition а Connector - как New Partition. При попытке проапдейтить этот символ, получаю сообщение: Connectors:имя_символа.1 - symbol definition update failed Can't get symbol file date Упаковка проходит даже без варнингов. Пробовал немного править символ графически в редакторе символа и апдейтить его изменения, пробовал меню Edit -> Replace Symbol, удалял, извлекал по-новой, не спасает. Есть ли какой способ разрулить данную проблему?