Jump to content

    

new123

Участник
  • Content Count

    1033
  • Joined

  • Last visited

Community Reputation

0 Обычный

About new123

  • Rank
    Профессионал

Recent Profile Visitors

The recent visitors block is disabled and is not being shown to other users.

  1. как вариант, еще надо правильно MSEL ноги выставить... на китах их еще на dip switch выводят https://www.intel.com/content/www/us/en/docs/programmable/683213/current/msel-pin-settings.html
  2. как правило, чтобы железяка стала видна на pcie как endpoint, больше ничего и не надо
  3. а с них начиная и пошло hard ip v-series и потом они же перекочевали плавно на все десятые серии, за исключением, что под stratix 10 сделали дополнительную корку на 256Mhz gen3 x16. Я с ней провозился месяц, официально исправил два бага, после чего бросил это дело и вернулся на 256Mhz gen3 x8 стандартную обкатанную корку ну как же нет, я прежде чем скинуть ссылку, скачал все проверил. И код с ней здесь приложил
  4. с этого и надо было начинать )) Все десятки идут под pro версию. Я думаю надо начать с теоретической части и мануала. Я не стал поправлять выше Юрия, но под слабые чипы, которые только только начинали поддерживать PCIE не идут современные корки, которые упомянул Юрий и вы. Вроде как подходит только PCI Express Compiler. Но это не точно. Пока что лень мануал читать, читал про это года 4 назад Я вам кстати дал пример именно по CIVGX
  5. открыл я этот проект, даже с ходу не нашел qsys. Ни в pro, ни в standart. Стал разбираться, а там все руками собрано, на базе корки PCI Express Compiler Все сводится в проекте этом (как и вашем будущем) к подключению около десяти сигналов. (хотя в самом топе да, там полный ужас около 30) module top_example_chaining_top ( // inputs: local_rstn_ext, pcie_rstn, reconfig_clk, refclk, rx_in0, rx_in1, rx_in2, rx_in3, usr_sw, // outputs: L0_led, alive_led, comp_led, lane_active_led, tx_out0, tx_out1, tx_out2, tx_out3 ) юзер_резет, резет_pcie_пина, клок_реконфигурации, реф_клок_с_разъема, трансиверы_rx куча_статусных_ледов, трансиверы_tx вдобавок от куда то нужно будет забрать клок из корки для вашей user_logic + скорее всего подключить тестовый (test_in) я так понял, CIVGX потянет еще и dma движок (и в проекте он есть вроде), это уже следующая задача
  6. не уверен что прошка поддерживает CIV. Где то наверное ошибка
  7. Судя по всему интел наглухо потер все reference design в инете. Попробуйте стащить у terasic https://www.terasic.com.tw/cgi-bin/page/archive.pl?Language=English&CategoryNo=139&No=745&PartNo=4#contents . Я глянул, там есть пример pcie. Все равно они на базе альтеровских примерах делают Удачи, свой первый pcie я подымал около 4 мес не в зуб ногой )
  8. может придираюсь к словам, я же сейчас в timing simulation засел. Там если симулятор без спец ключа запустить, то при первом же слаке сигнал впадает в X. Не знаю, называется ли это мета-стабильность. Ну и понятно, что тут не этот случай, просто к слову
  9. ВСем спасибо за помощь. В итоге: - инициализация - обработка резетов - и как Роб сказал, резеты фифошек тоже надо.
  10. С одной фифошкой ключевой я разобрался. На ее вход у меня подается внешняя шина данных, я из TB имитирую входящие данные. Так вот если в TB инициализирую данные через initial begin $signal_force ("path_to_data", "0", 0, 3, , 1); end то потом фифошка выдает X (при этом данные инициализируются в ноль как положено), а если initial begin force tb.DUT.path_to_data = '0; end то все норм
  11. пока что на текущем этапе 1'hX дает не инициализированные регистры и фифошки, которые постоянно выдают 1'hx и всех от нее цепей. +initreg+0 помог мне не иницилизировать кучу регистров. а вот почему фифошки не работают, пока не знаю. Пока что спасаюсь тем, что делаю force (нулями) на их выходе, но на этом я долго не уеду
  12. надо же, все стало гораздо лучше. Не сразу понял, что надо юзать с vlog, а не с vsim. Жалко только, что пока фифошки нулями не забило. Спасибо.
  13. а я послушался квартуса, он мне порекомендовал убрать инициализации и поставить Ignore Register Power-Up Initialization для лучшей времянки. Теперь вот хапнул по полной
  14. Роб, если будет минутка. Прошу консультации ) Отрыл я источник 1'hX, спасибо, пришлось разобрать на косточки вот такую схему, закинуть сигналы в wave прямиком из нет листа и сидеть ковырять, кто же в итоге дал 1'hX. Опыту конечно мне это прибавило, но хотел еще спросить. А Dataflow может автоматизировать этот процесс, чтобы на это ушло пару минут макс? Или не стоит убивать время разбираться? Это я только начал timing simulation, а учитывая то, что у меня проект ну никак не готов к такому (банально нет даже инициализации регистров), я просто умру в вычислении 1'hX далее. Я не знал, что сигнал черти от куда может влиять на такой итог.
  15. ну вот у меня огромный вектор, ну пусть будет на 100 бит. Ему значение действительно присваиваются в нескольких местах, в зависимости от условий. При этом некоторые биты падают в X, некоторые держатся нормально после присвоения. есть и другие векторы, где в зависимости от условий присваиваются в разных местах, но с ними вообще проблем нет. Пока что выяснил, что массово ноги растут от FIFO, она дает много X. Но как ее проинициализировать, пока еще не вычитал.