1891ВМ12Я

Прошу прощения за некропостинг, но думаю стоит рассказать про найденное решение. Запустил на Байкал-Т платформе и оно в LnkSta увидело x2 и работало как x2, то есть зависит от материнской платы видимо, некоторые я допускаю что не признают x2 устройства как что то невозможное и не желают "задумываться" о таком режиме работы, вот на уровне биоса или железо не поддерживало. Решение найдено больше года назад, но увидел свою тему без ответа

В хэндбуке четко пишут - надо 10 кОм. Удивительно, на другом компьютере всё шьется идеально, протянули через хаб и пока шьем так. Пробовали еще на одном компьютере и снова проблема. Осциллографом посмотреть это очень правильная мысль, но пока будем шить так. Вот так странно, с другого компьютера отлично, а ведь везде пробовали и USB 1.х порты, и USB 2.0 порты и USB 3.x

Выяснилось, оказывается уже заменили на 1 килоом и это не помогло. По случайности, на работе есть рентгеновская установка (забавная штука), всё смотрели - проблем нет, все шары сидят как надо у нас BGA

Единственное, я вижу что рекомендуют где то 1 килоом к питанию, но разводила утверждает что видел в даташите на 5-й циклоний что там можно 10 килоом

Хорошо бы, но как? Где такие настройки искать, нигде не видно С радостью, но возможно ли это в принципе??? Вот у Xilinx это просто делается, знаю где и как, а тут...

Стандартная со всеми GND линиями (ничего не висит), что идет рядом посмотрю. Шлейф не более 10 см, одна лишь альтера там. Четвертый циклоний на отладочной плате прекрасно шьет. Кстати, это наблюдается и с другим программатором - тот вообще с алишки.

Наблюдается странная проблема. Есть самодельная схема с Cyclone V, которая выполнена по всем референсам, и часть программирования JTAG это последнее где ожидали проблемы, в самом деле плата работает на 99%, и 1% это JTAG и процесс прошивки. Scan JTAG chain даже показывает ошибку, не может осуществить даже такое действие Из за чего такое может быть, что вроде как исправный программатор, который надежно видится в Astra Linux, может то шить, то не шить, ведь все права настроены и иногда это срабатывает, когда переткнуть в другой порт USB. Консоль dmesg не сообщает никаких проблем. Более того, в Windows 10 всё ровно то же самое Может какое то напряжение не то - но видим что всё нормально и без помех. Может какую то линию не притянули, но референс дизайн разных плат соблюли. Клоки чистые и нужного размаха. По этой причине даже отказались от Nios - с таким процессом зашивки работать почти нереально. Чем может быть вызвана такая нестабильность? Увы, нет второй какой то платы с Cyclone V чтобы сопоставить. Какой то конденсатор может заменить, скажем у него емкость выше чем надо, может скорость JTAG clock как-то снизить?

Пожалуй напишу спустя пол года про это. Подскажу чтобы не использовать ее в каких то расширенных целях. В составе обычного block design пожалуйста. Если надо что то более специализированное, просто лучше повторить это самостоятельно, проще написать аналог чем разобраться во всех несуразнустях этого axi_dma. Однако замечу, что это ядро "учебник по AXI" если в нем копаться Увы, чтобы заставить эту штуку работать как надо, я делал ей reset и продолжал работать дальше, а так - было уже поздно делать своё с нуля. Почему оно не будет брать дескрипторы, в каком оно состоянии, что не так - это не то ядро, в котором это будет ясно, никакие AXI Lite регистры или статусы не помогут - их там я не нашел

Прошу прощения за некропостинг, как именно удалось

А что если /bin/bash запустить вместо инита, указать его как программу инициализации? Меня так один гуру инструктировал, чтобы по быстрому проверить хоть что то в таких ситуациях

Прежде всего, очень прошу изменить название темы на более информативное, типа "Запуск симуляции в Vivado через консоль". Правила именования тем не случайно очень похожи на многих ресурсах и форумах, за такие названия могут покарать Далее, Vivado действительно можно запускать в консольном режиме: vivado –mode tcl –source my_script.tcl и таким образом запускать из bat/bash файлов, предварительно вызвав там settings32/64 скрипт, который настроит переменные окружения. Сам я так прошивку из TCL скриптов запускаю на удаленных компьютерах с Vivado Lab Edition

Благодарю, это решение сработало. Удивительно, добавить и удалить в block design оно запросто, а такую мину в xdc заложить. Было очень срочно нужно, а никаких намеков на источник этой подлянки не было в логах, ну на первый взгляд по крайней мере.

Когда то, лет 5 назад этим интересовался. Там куча ограничений у этой функции, в итоге решил что проще тупо запустить N экземпляров симулятора с разными параметрами для получения счастья.

У кого то наоборот, когда я вижу расползание такое, то начинается паника - одинаков ли клок, в чем причина. Привычка уже видеть что вроде меняется мгновенно, но на деле всё не так. Ведь всю схему так задержками не натыкать.

У меня совершенно другая проблема. Я сначала добавлял debug core в block design, потом убрал его на совсем. Но вдруг, эта проблема всплыла и пишет мне про некоторый u_ila_0/probe0 который давно не существует. Где же его вытереть окончательно. Когда вызываю setup debug core - там не к чему добавлять, там пусто. Только у меня оно жалуется на целых 32 unconnected.

Как раз три дня назад делал свой COE, на Python пишется скрипт за минуту, формат простой. Если жалуется на decimal, то предлагаю попробовать то же самое вывалить в HEX форме.

К сожалению, то что у нас не выращивают монокристаллы кремния это правда, но лишь на половину. Сапфиры же умеют, а чем это принципиально отличается. А еще Росатом что то в ограниченных количествах делает по части то ли пластин то ли слитков. Только я уже замахнулся на 5578ТС064 прям реально для применения, так тут же новость - нет кремния. Но я оптимист, что то мне подсказывает, что раз у нас умеют монокристаллы сапфира и уже учатся арсенид галлия, то производство монокристаллов и далее пластин кремния - такая задача будет абсолютно неизбежно решена в ближиайшие год-два, максимум три.

Спасибо за внимание к теме. В общем, суть в том что пример то в модели у меня работает как надо, я его добил. Но там на VHDL написано и я там с тудом могу что то разобрать. А я делаю сейчас полностью свой тест. Вот что мне удалось понять - я обнаружил у себя расхождения в таймингах с примером, увидел что что-то я запаздывал в некоторых местах и не откликался как надо. т.е. суть в том, чтобы полностью самостоятельно, своими сигналами, управлять этой штукой, чтобы освоить ее досконально. Теперь у меня всё ближе к результату, скоро кажется всё получится. Скоро я буду готов подсказывать по axi_dma другим.

Прошу прощения, а что за клоны ПЛИС Virtex и Kintex? Кто то их уже покупал, их реально можно приобрести? Неужели создания точных клонов было реально? Это не послойное копирование, а попытка сделать совместимую копию по битовому файлу, и разработка в том же Vivado???

Сегодня наконец получил первые успехи на железе с PCI-E на Ultra Scale, конечно оно работает - заголовки там аццкая жесть, но я применил некрасивый костыль на время - я задаю bus device function как константу, bus номер я подсмотрел в lspci. Ранее в ядре Kintex 7 у меня это всё было видно и так чуть ли не в одноименной линии Где в Ultra Scale брать BDF? Конечно я могу это взять в драйвере через pci_read_config_dword, прочитать из нее это BDF и заслать в устройство

Просто отпишусь, мне удалось эту гадость завести в модели - штатный пример, я в нем четко вижу все адреса и данные, что куда. В модели Cyclic режим работает прекрасно Однако, попытки создания своего тестбенча не приводят к успеху. Но заставить ядро кушать больше 2 пачек данных и вообще есть больше данных мне удалось. Будете смеяться как - я просто задействовал компонент PLL... Это абсурд, оно не должно так реагировать, это же поведенческая модель, какая разница какие частоты на каких портах Более того, оно начало работать тогда, когда я убрал read порт и оставил лишь S2MM write порт. Ну чушь же, они независимы вообще то Сейчас затык - оно принимает нужное число данных, но упорно пишет фрагменты данных по одному адресу, хотя каждый дескриптор - 1 пачка данных по одному адресу. И почему то после 4 пачек на 1 адрес оно берет следующий адрес и... ничего не делает. Как такое отлажить я не понимаю, перепробовал всё что можно, и продолжаю свой рандом перебор. Отвратительное ядро axi_dma, лучше не использовать, наверное стоило самому в порты Zynq записывать и не связываться с этим корявым ядром, которое даже статусы нормальные своего состояния не дает. Вот ядро PCI-E и то о себе многое говорит, отладить легко

Ох, месяц прошел. Просто мысль - а что если осциллографом туда? Что покажет, всё ли то же самое? Может параметры совершенно разные в standalone и в случае Linux

Изучаю axi_dma на Zynq. Режим simple dma успешно работает как в модели так и на реальном железе. Но вот в чем проблема, нужно освоить именно SG-DMA режим. На железе он не работает вообще, выкидывает флаг ошибки, и отладить ее я не могу никак (не документировно). Даю 4 дескриптора, только 3 оно хочет вычитывать, а пачек с AXI Stream берет всего 2, и не ясно какое подтверждение надо где давать Решил осваивать в модели, симулятор Vivado simulator. Я даю 4 дескриптора подряд, но оно забирает из памяти лишь 3 первых (содержимое верно, last флаг в правильном месте), но принимает всего лишь две посылки! Две, но абсолютно верно, правильно, всё идеально. А потом молча просто не берет больше Посылки Stream to Memory Mapped правильной длины (по 256 байт), общий буфер в регистре 0x58 задал 8192 байт. Указатели на дескрипторы верные, tail адрес тоже верный. В упор не вижу причины, а почему бы ему не взять и третий пакет данных, и четвертый и тысячный??? Пробовал менять значения битов start end в дескрипторе - что с ним что без него - разницы не увидел Как отлаживать такие проблемы? Где найти документацию на значения битов axi_dma_tstvec - там целых 32 бита отладочной информации и абслюто нет информации по ним в официальной доке. Также я не пробовал смотреть содержимое функций стандартных, которые в библиотеке Xilinx запускают транзакции, пробовал только по документации регистры настраивать. Но код примеров изучал, не видно разницы, вся разница которую пока что увидел, что там просто осуществляется проверка что SG-режим включен. Это я делаю чтением AXI Lite в тестбенче, там всё верно - бит показывает всё норм. Пробовал Cyclic DMA бит - снова ничего. Настройки IP ядра тоже смотреть - ничего дефолт, но есть канал чтения и записи - считается ли это multi channel mode?

А можно скриншот, как настроена коммутация? Оно соответствует нужным позициям пинов? т.е. сначала надо убедиться что коммутация верна, и что оно идет на правильные позиции выводов

Я физморда. Глобалкей, Компэл, Промэлектроника, База электроники, rs-components - поставить вот простую EP4CE30F23C8N не могут. А например components.ru пишут что могут - я у них два раза покупал успешно, но до сих пор опасения на счет них, не приманивали ли они меня так. Почему у них есть, а у глобальных надежных нет? Не кроется ли тут опасность? Пока оплачивать не буду, хочу услышать мнение - как понять, есть ли риск, почему так бывает что у мелких контор есть то что нет у больших, терзают сомнения...