thomas

инженер разработчик цифровых устройств (в основном ASIC) ищу удалённую работу в разработке использую Verilog, SystemVerilog опыт работы с ПО Cadence, Mentor, Synopsys особо привлекают проекты в области кодов, исправлящих ошибки: LDPC (WiMAX, 802.11, DVB-S2), а также особо малых RS кодеков, использующих composite GF(2^n)

нашёл? если нет посмотри сюда Melexis-Ukraine 4 Kotelnikova street 03115 Kiev Ukraine E-mail to the attention of Anna Yakovleva: [email protected]

что-то не могу найти по ссылке, подскажите, что делаю не так

на фирме, где работал раньше, мы сделали ASIC в технологии 0.18, использовали PKS и gated clock. Площать уменьшилась - прилично: было много флопов с clock enable. Проблем с клоковыми деревьями не было. Чип заработал, правда пару багов было, но это другая история. Были лишь проблемы с ATPG.

I do not have old version of DC. Could you try this: compile .lib to .db for design compiler 2004 (in dc-shell mode, use commands “read_lib” and “write_lib” ) Add .db in the library settings of your Synopsys setup file .synopsys_dc.setup set link_library set target_library regards

Hm..., I see the same, if I use "read_lib *RAM*.lib". But it looks OK in case of using *RAM*.db

у нас небольшой коллектив проектирует, если интересно - я вышлю информацию для контактов

Functional Verification with Verplex - from synhdlmod.pdf synhdlmod.pdf

поискал на sourcelink.cadence: 1) "clink" не найден 2) при поиске "verplex" находятся пару ссылок: functional verification of BuildGates netlists with the Verplex Conformal Logical Equivalence Checker (LEC)

подробности по адресу http://rabota.com.ua/vip/Melexis.asp?source=cat_pict резюме ожидаются : [email protected]