Jump to content

    

Shtirlits

Свой
  • Content Count

    848
  • Joined

  • Last visited

Everything posted by Shtirlits


  1. Добрый день, ALL ! Полдня безуспешно прогуглил в поисках платы с любым микроконтроллером, USB и RS-232. Хотел найти легко покупаемый в количестве 1000-3000 готовый девайс типа ардуины. Вообще - перекодировать все равно в каком месте, rs-rs, usb-usb, rs-usb - где-то данные должны перекодироваться. В идеале это кабель usb-serial DB9мама-USB-A с возможностью перекодировать данные на ходу. Буду благодарен за идеи и ответы на вопросы, немного не по теме, если решений нет - имеет ли смысл и где искать подрядчика ради разработки и производства пары тысяч штук.
  2. Ищу плату RS-232--MC--USB

    кхык.. Поймал! Класс! Спасибо! Более дешевый подходит полностью. За софтовое решение не заплатят. Хотя оно и проще и лучше по техническим свойствам в тыщу раз. Корпус, как это ни странно, не проблема.
  3. Ищу плату RS-232--MC--USB

    Перекодировать программно вообще не проблема. К сожалению, в этом случае нарушатся бизнес-процессы. Перекодировку нужно вынести в отдельную коробочку или кабель.
  4. ёжик: мужик, у тебя изолента есть? © µPD72042A, NEC, Inter Equipment Bus
  5. Добрый день, All ! Буду признателен за помощь и советы по поиску описания и документации на микросхему FD18CS (SOP16) Подскажите, как вообще добывается документация на продукцию Fujitsu ? [attachment=92685:image.jpg]
  6. Добрый день. Благодарю за советы! FE-library посетил, безуспешно. Попытался с "другого конца провода" пойти - там тоже не просто: [attachment=92809:image.jpg] Известно ли что-то об этих e-Front runners ? Какие интерфейсы на борту ?
  7. boris.fpga@gmail.com
  8. Мур, вы напомнили мне про частный случай зависимых клоков - одинаковые частоты, но разные фазы. В этом случае анализатор снизит fmax, так как время на распространение сигнала будет равно не периоду, а сдвигу.
  9. Безусловно, уменьшение частоты схемы из-за добавления fifo может быть, особенно на стороне чтения, но обычно держит не логика fifo, а память. И сам по себе переход между клоками тут тоже не главное. Я бы не злоупотреблял режимом first-word fall-through, флагами almost* и счетчиками. Как законстрейнить сегодня уже писал в другой теме, но повторюсь: NET "*BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc(*)" MAXDELAY = 450 ps; # или сколько получится, чем меньше - тем лучше NET "*BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc(*)" MAXDELAY = 450 ps; NET "*BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc(*)" TIG; NET "*BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc(*)" TIG; Понадобится keep hierarchy и, возможно, подправить путь в соответствии с версией fifo (анализатор на эти сигналы должен ругаться при зависимых клоках) В примере пути и сигналы взяты из 11.5
  10. На границе нужно сделать лишь две вещи, на примере fifo питаемого зависимыми клоками: 1) обеспечить минимальную длину связей (MAXDELAY) NET "*BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc(*)" MAXDELAY = 450 ps; NET "*BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc(*)" MAXDELAY = 450 ps; 2) попросить анализатор игнорировать нарушения setup и hold, так как они неизбежны (TIG) NET "*BU2/U0/grf.rf/gcx.clkx/wr_pntr_gc(*)" TIG; NET "*BU2/U0/grf.rf/gcx.clkx/rd_pntr_gc(*)" TIG;
  11. Расскажите, какая предполагается схема организованного перехода?
  12. Тут никто ничему не возмущается, даже безобразия нарушить не удается для привлечения внимания. Под фразой "частоты стали меньше" имел в виду, что с точки зрения анализатора таймингов дизайн стал менее скоростным при разделении его на разные домены. Это был вопрос к автору темы. Почему такое может быть я не знаю и не интересуюсь. Или я чего-то не понимаю? Вы говорите об общем опорном клоке, который в DCM превращается в два различных зависимых? Тогда будут предсказуемые периодические нарушения setup и hold, о чем и расскажет анализатор.
  13. По сравнению с чем итоговый минимум уменьшается? Могу представить такой вариант: было два блока, питались они одним клоком, синхронно обменивались данными. При развитии дизайна их клоки стали разными, на границе ничего не предпринималось, частоты стали меньше, чем исходная. Речь об этом?
  14. Цитата(tAmega @ Jul 6 2011, 00:01) А ставить тройные фифо или по пять триггеров на сигнал никто не будет. Интересно, почему? Если стоит задача получить требуемый MTBF всего дизайна, то разработчик обязан ставить столько регистров подряд, сколько нужно и размещать их подобающим образом и за разводкой следить, чтобы обеспечить требуемую емкость соединений. Возможно, вы имели в виду, что эти "никто", которые "не будет" - это основная масса разработчиков, из-за которых так нужны watchdog-и и первый совет службы поддержки "вынуть-вставить питание". Мужики-то не знают, что можно делать надежные схемы!..
  15. QUOTE (Oxygen Power @ Jul 5 2011, 08:06) Что делать то будем? Прям как гаишник спросил
  16. Надо 1 штуку или много? какие именно?
  17. Структурная схема от какой микросхемы имеется в виду? Что значит "простой десериализатор", что он будет получать на вход и что должен выдать на выходе? Если что-то сделать с CDR, то откуда возьмется клок да в таких количествах? На структурной схеме virtex-5 есть байпасы для буфера, 8b10b и по мелочи.
  18. QUOTE (cebotor @ Jun 30 2011, 11:28) ПС - готовые исходники я за время написания ТЗ уже успел бы приладить и отладить, если бы как Вы верно заметили, здесь не было прорехи в таковых. Уверен, это иллюзия. PS: Это разные жанры. Если делать все самому, то трудно расширяться, когда деньги будут.
  19. Да пусть администрируют и называют себя как хотят, была бы возможность финансовые ручейки направить в карман инженеру. К сожалению, форум, да, выбран неудачно, по моему мнению, тут люди больше похожи на тех, которыми кандидату придется управлять. Так что нужен скорее руководитель слегка имеющий представление обо все этом железе. Ябнесмог. И лучше сразу с хорошим английским (или где эта команда?) Как мне кажется, в требованиях (платы HT и коммутаторы IB тут только ленивый не делал, ага) можно смело писать опыт работы в Т-Платформах
  20. Там еще заморочка с setup/hold и оставшимся окошечком для данных. Для наглядности в модели стоит приделать нечто превращающее данные в 'U' во время setup и для контроля добавить проверку на hold. Со скепсисом схрумкал еще попкорна.
  21. Насколько мне известно, ни в VHDL, ни в Verilog*, нет выразительных средств для управления размещением и разводкой. Есть инструменто-зависимые средства работы с атрибутами, позволяющие почти не пользоваться дополнительными файлами констрейнов.
  22. Предлагаю не ломать голову и не писать ничего на клетчатой бумажке. Вместо этого лучше написать функцию для одного бита и регистра и потом использовать её два раза. Осталось сообразить типы и структуры аргументов и результатов функции.
  23. У меня все еще чувство, что задачу не понимаю. Можно подтянуть вход резистором, а можно (для симулятора) так и написать: x <= '1' when input='1' else '0';