Jump to content

    

pavlovconst

Свой
  • Content Count

    90
  • Joined

  • Last visited

Everything posted by pavlovconst


  1. По личному опыту - ЗП достойная и прямо зависит от технических навыков
  2. Здравствуйте! Требуется инженер-программист микроконтроллеров, г. Москва, full-time, офис Основные требования: - Опыт работы с STM32, встроенными микропроцессорами Microblaze/Nios - Опыт работы с RTOS (будет плюсом) - Опыт работы с периферией по интерфейсам I2C, SPI, UART, CAN, LIN, USB - Знание архитектур компьютерных сетей, знание протоколов передачи данных: Industrial Ethernet, modbus, profibus-dp Полный текст вакансии прикладываю. Пожалуйста, обращайтесь по указанным телефонам в отдел персонала. Инженер-программист микроконтроллеров.docx
  3. Ага! Период 20ps соответствует тактовой частоте 50ГГц Откуда вообще взялась такая задача? Почему именно 20ps, а не 55ps, например? Может, найдется более простое решение вашего вопроса...
  4. В описании именно об этом и предупреждают
  5. Спасибо! Нашел еще такую штуку - интерфейс Serial RapidIO. Есть поддержка и у Xilinx, и у Altera. Останавливает лишь то, что корку для Xilinx-a нужно покупать, отдельно от среды разработки.
  6. Да, для Xilinx как раз есть корка от производителя с AXI4-Stream на входе, и все хорошо. А на стороне Altera - поддержки нет, только от сторонних организаций типа https://www.alse-fr.com/Aurora-64B-66B-IP-Core.html Я нечетко написал, извиняюсь. Aurora 64B/66B ЕСТЬ для Xilinx. Для Альтеры его НЕТ, только сторонние разработки.
  7. Здравствуйте коллеги! Есть две ПЛИС - Artix7 c трансиверами 6.6Gbps и Cyclone V GX с трансиверами 3.125Gbps. Задача - организовать интерфейс передачи данных через высокоскоростной линк (один лейн) между ними. В идеале - иметь на входе и выходе шину AXI/AXI-lite. Как посоветуете действовать? Смотрел в сторону Aurora, но пока видел только проприетарные реализации для Altera.
  8. Есть настройки, которые явно прописаны в QSF файле. А кроме них, есть еще большое количество настроек "по умолчанию", которые тоже влияют на проект, но в QSF не прописаны. Вот они-то и могут меняться от версии к версии среды. Видели в логах такое сообщение? https://www.intel.com/content/www/us/en/programmable/quartushelp/13.0/mergedProjects/msgs/msgs/iacf_where_to_view_default_changes.htm
  9. Возможно, дело в этом. Прошивка на низкой частоте проходит, а в свойсвах битстрима указана высокая
  10. Спасибо всем за отклики. Объявление закрыто.
  11. Здравствуйте, Компания ФОPM, Москва - разработчик автоматизированного тестового оборудования для контроля электронных компонентов. Компания ищет тополога печатных плат, очно или удаленно. Работа состоит в разработке топологии по требованиям и готовой электрической принципиальной схеме. Среда - только PADS Professional VX.2.8 Например, аналого-цифровая плата с ПЛИС MAX10, ЦАП и двумя аналоговыми трактами до 200MHz. Требуется сформировавшийся специалист, который сможет делать работу предсказуемо и в срок. Готовы работать с компанией или с самозанятым. Работа не единичная, возможно постоянное сотрудничество. С уважением, Константин
  12. После реконфигурации нужно обязательно сбросить PLL. Сигнал асинхронный, в даташите должна быть написана минимальная длительность
  13. Нашел еще один похожий тулкит, тоже написанный на Java - https://github.com/byuccl/RapidSmith2 RapidWright лежит в официальном репозитории Xilinx-a. Левыми их называть сложно =)
  14. Вы, наверное, не то имеете ввиду. Мне нужны не комбинационные шаги между смежными регистрами, а количество регистров в длинном вычислительном конвейере Нашел команду report_path в доке по Таймквесту. По описанию, с опцией -min_path очень похоже на то, что я ищу, но получить результат пока не получилось. Пишет "No paths were found"
  15. Всем привет! Можно ли автоматически подсчитать количество тактов в пайплайне между двумя указанными регистрами. Подразумеваем, что оба регистра в одном тактовом домене. Хочу узнать задержку распространения данных по тракту в стороннем коде. Может ли такое сделать Timequet или Vivado? Или, может, есть сторонние тулы, которые анализируют нетлист?
  16. Этот примитив описан в документе "Designing with Low-Level Primitives". Описание мутное, блок-схемы нет. В общем, всячески не рекомендуют =) Асинхронную задержку сделать можно. Проще всего - соединив в цепочку элементы LCELL. Они описаны в том же документе.
  17. Для импорта из AD в Quartus выбираем в меню генерацию нетлиста в формате OrcadPCB2. Это самый удобный формат, который после РУЧНОГО, но несложного редактирования превращается в qsf файл. Прошу прощения, не могу проверить на актуальном AD, но пару лет назад это работало.
  18. Quartus создает текстовый файл с распиновкой под именем <PRJNAME>.pin. Среды для работы с ПП тоже умеют экспортировать распиновку в текстовом виде. Я копирую эти данные в Excel-таблицу, к которой подписаны скрипты для сортировки пинов по банкам, автозамены имен и свойств пинов и, далее, для полуавтоматического сравнения. Полностью автоматическим этот процес сделать не стремлюсь, поскольку мнемоники не всегда одинаковые. Например, один и тот же пин может называться "TDI JTAG 3.3-VLVTTL" в одном проекте, и "TDI JTAG 3.3VSchmittTrigger" - в другом. P.S. Упс, это я написал про то, как я убеждаюсь, что распиновка после импорта совпадает. А сам импорт я делаю в текстовом редакторе. Если знать несколько шорткатов, процесс не занимает много времени :)
  19. Не пользуйтесь условием Comparison. Поставьте AND. Напротив s_ms_counter укажите желаемую константу. Ее можно будет менять без перекомпиляции
  20. Попробуйте сгенерировать нетлист и импортировать его в другой проект. См. пункт "EDA netlist writer" в окне Tasks
  21. Не согласен. Очевидные вещи - да, оптимизирует. Но бывают более сложные варианты с косвенной адресацией или когда вы-то точно знаете из специфики вашей задачи, что провод всегда в 0, но из анализа RTL этого не следует. Наверное, зависит еще от стиля. У меня была такая же задача. Три экземпляра с разными параметрами. При автоматической оптимизации оставалась лишняя комбинационная логика, что вело к проблемам с времянками. При оптимизации "вручную", без параметров, результат получался ощутимо лучше. Сравнив два варианта я выяснил, где по коду синтезатору нужно подсказать. В проекте, естественно, оставил инициализацию через параметры
  22. Точно сказано! Поддерживаю, коллега! Не надо изучать VHDL!
  23. Стандарт 2008 года уже какбэ намекаэ.... .. что он давно устарел
  24. Когда в проекте периодически появляются новые разработчики - накладные расходы на "привыкание" увеличиваются ( Есть еще вот такой подход - фильтр по типам файлов. Но я не уверен, что он гарантирует восстановление проекта бит-в-бит https://www.xilinx.com/support/answers/61232.html Поясните пож-ста, почему это важно?