Jump to content

    

proton17

Участник
  • Content Count

    41
  • Joined

  • Last visited

Everything posted by proton17


  1. Design Entry HDL 16.5 Я все это прекрасно знаю, вопрос не в том как Allegro нумерует элементы, вопрос в нумерации страниц и как ее изменить. Почему он ориентируется на некую внутреннюю нумерацию, а не на ту, что показана в редакторе.
  2. Да, в самом редакторе страницы идут под номерами 1, 2, 3... У меня в меню tools нет пункта annotate (
  3. Здравствуйте! Вопрос в следующем: сделал схему на 49 страниц, по ходу рисования пару раз вставлял и менял местами страницы. У всех УГО есть свойство $LOCATION равное С?, R? и т.п. При экспорте на плату происходит следующее - нумерация на нескольких страницах сбивается и продолжается через несколько страниц, т.е., например, на первой С1...С40, на второй С41...С55, на третьей С90...С100, а на четвертой С55...С89. Такая ерунда творится со страницами, которые были вставлены позже. В файле page.map вот такая фигня: 5 4 4 5 51 6 6 7 7 8 8 9 9 10 10 11 11 12 12 13 13 14 14 15 15 16 16 17 17 18 18 19 19 20 20 21 21 22 22 25 50 26 26 27 27 28 52 29 28 30 29 31 30 32 31 33 32 34 33 35 34 36 35 37 36 38 37 39 38 40 39 41 41 43 42 44 43 45 44 46 45 47 46 48 47 49 48 50 Второй столбец это номера страниц в редакторе, а первый это внутренние номера редактора, который он нигде не показывает. Видно, что 6 странице соответствует номер 51, 26 номер 50, а 29 - 52. При присвоении номеров элементам он идет по первому столбцы, таким образом получается что страницы 6, 26, 29 нумеруются в последнюю очередь. При этом в самом редакторе все страницы отображаются по порядку и никаких 50-52 страниц там нет. Кто-нибудь с таким сталкивался?
  4. ТУ на 5576ХС4Т у меня, к сожалению, нет. Но поскольку она аналог Altera EPF10K200E, то все, что касается ее внутренней структуры можно почитать у Altera. А основные ТХ и распиновка: http://www.vzpp-s.ru/docs/novye_izdelia/55...0%A14%D0%A2.pdf http://www.radiant.su/files/images/vzpp/5576xc4t_d.pdf радстойкость у нее никакая(
  5. Максимальный срок выполнения работы – 1378 дней с даты заключения Государственного контракта; минимальный срок выполнения работы – 1033 дней с даты заключения Государственного контракта. Исходя из того, что контракт был подписан где-то в январе, точных данных у меня нет, то не раньше конца 2016 видимо...
  6. Хотел сделать небольшую поправку по поводу ОКР, у КТЦ Электроника в этом году заключены договора на разработку ПЛИС емкостью 800к и 1.2М вентилей и ПЗУ для них. Но никакой информации по данным изделиям пока нет. Так же заключены договора на 100к - 200к однократно программируемые ПЛИС по технологии antifuse. Кстати 30к такая ПЛИС должна быть доступна уже в этом году.
  7. Тогда ближайшие годы ловить нечего, ибо даже таких ОКР пока не существует. Как альтернатива это использование цифровых БМК от Микрона на 1 000 000 логических элементов. По частоте они 200-300 МГц вытянуть могут. С переходом на новые нормы должны больше. Но больно долгий и муторный процесс разработки зашивки. Да и смысл имеет только в серийных изделиях или когда цена вообще пофиг)
  8. Так в чем проблема? 5576ХС1Т - 200к вентелей, не радстойкая 5576ХС3Т - 100к вентелей, радстойкая 5576ХС6Т - 50к вентелей, повышенная радстойкость первые две уже давно можно купить и они есть в МОПе, последняя ОКР с окончанием в 2014г. Для их прошивки можно использовать 5576РТ1У от Миландра, она радстойкая, но у них есть и не радстойкий аналог на FLASH
  9. На Интеграле так и сказали, что свой САПР не потянут и на это надо всю академию наук запрягать. А Микрона решение спорное по той причине, что вместо бесплатного Квартуса с сайта Алтеры надо иметь жутко дорогущий пакет для интегральных схем Cadence, который, кстати, просто так на торентах не валяется. И главное, это не решает ни в коем разе проблему отвязки от импортного САПРа.
  10. Ну вот наконец пришли платы, собрали, поигрались) Вроде все работает норм, ПЛИС шьется по параллельной шине от процессора, по ней же устройство потом управляется. Тактовый сигнал на ПЛИС подается 48 МГц, проблем нет. Пробовали загружать из ПЗУ EPC2. Пришлось немного повозиться с переконвертацией файла. Впереди испытания в печке. Уже посматриваем на ХС3Т для новой разработки. А на горизонте уже маячат 5Т, 6Т, 7Т (antifuse). Короче понеслась). Есть еще 1Т и 4Т - но это не наш выбор, стойкость к СВВФ никакая( Вообще КТЦ Электроника на данный момент самые прогрессивные на нашем рынке. Есть еще 2 ПЛИСы от Интеграла, обе antifuse, но емкость как у 2Т и кучу гемора с прошивкой, ибо своего программатора у них нет - нужен от Actel + переходник. Еще нарисовался Микрон с двумя ПЛИСами типа ХС5Т и архитектурой Альтеры, но со своим софтом на базе САПР Cadence для интегральных схем - решение очень спорное, но может когда-ть родят что-то свое.
  11. Всем доброго дня! Работал ли кто-нибудь с этим АЦП? Может есть хоть какая-нибудь информация по нему?
  12. Ура! Проблема решена! Спасибо всем за советы) Трабл оказался вовсе не в JTAGе. На новую плату решили добавить разъем для подключения модуля расширения с дополнительной конфигурационной ПЗУ, и выход CF_ (идет на вход PROG_ ПЛИСы) с нее завели через КМОП буфер объединив его с выходами типа ОК на штатных микросхемах ПЗУ и мониторе питания. На выходе буфера установился лог.0 и держал ПЛИС под постоянным сбросом. Буфер убрали - все сходу заработало.
  13. Ну там не совсем звезда, скорее рогатка), разъем -> пзу -> пзу -> плис, а вот отвод на фифо сделан отдельно с разъема. Дистанции не более 5 см
  14. Спасибо за советы ;) Я еще раз попробую более подробно описать схему и обобщить то, что сейчас удалось обнаружить: Xilinx JTAG connector (TDI) -> (TDI) XCF32P (TDO) -> (TDI) XCF32P (TDO) -> (TDI) VIRETX-4 FX140 (TDO) -> (TDI) IDT FIFO (TDO) -> (TDO) Xilinx JTAG connector TMS и TCK от разъема расходятся звездой. Утяжек ни на одном из сигналов нет. Суть проблемы состоит в том, что при инициализации цепочки при помощи Xilinx iMPACT обнаруживается только одно unknow device. Создание цепочки вручную не помогает. Логи при инициализации и тестах цепочки есть выше. Методом осцилотыка удалось обнаружить, что TCK и TMS приходят на все ИС (для ПЛИС и ФИФО это не совсем точно, так как в силу БГА-корпуса доступа к выводам нет, а только к переходным отверстиям рядом с площадками) и при отсутствии опроса имеют уровни ~0.8-1В (питание 3.3В) А вот TDI от разъема доходит только до ПЛИС, а на ее TDO в независимости от информации на входе стабильно висит 3.3В На выходе TDO ФИФО при опросе появляется некоторая ответная активность, как я понимаю это следствие появления TCK и TMS Из выше сказанного мне наиболее вероятным кажется вариант отсутствия контакта между какими-то сигналами JTAG-а и выводами ПЛИС в следствии непропайки. Имеется еще одна идентичная плата, но она вообще не запускалась в виду наличия КЗ между питанием ПЛИС (1.2В) и землей (( В понедельник буду искать причину кз и возможно удастся ее запустить и проверить JTAG там.
  15. TDO точно имеет, на нем 3 вольта висит, а с остальными не понятно. На TMS/TCK вообще странные 0.8-1 вольта висят...
  16. У каждой контактной площадке под BGA корпусом есть переходное отверстие, оно закрыто паяльной маской, но счистить ее не проблема...
  17. Устройства в цепочке 4 (два xcf32p). Цепочку я задавал вручную так как автоматом она не определялась. Частота пробника 750 кГц. Проблему локализовал путем сдирания маски с переходных отверстий под BGA ПЛИС и ФИФО: с ПЛИС не идет TDO, а висит на 3 вольтах, TCK, TMS, TDI до переходных отверстий ПЛИС доходят. Пока предполагаю отсутствие контакта одного из этих 3 сигналов и самой ИС. Думаю как найти еще какое-ть косвенное подтверждение этой теории перед тем как связываться с рентгеном. Закоротки между шариками нет - смотрели в микроскоп. Только XCF32P - 2 шт.
  18. Ok :beer: Попробовал добавить устройства вручную, при помощи bsdl файлов. Вот что получил при запуске Chain Integrity Test: INFO:iMPACT - Current time: 13.12.2013 8:59:20 // *** BATCH CMD : CheckIntegrity Maximum TCK operating frequency for this device chain: 10000000. Validating chain... INFO:iMPACT:1209 - Testing for '0' at position 94.The Instruction capture of the device 3 does not match expected capture. INFO:iMPACT:1206 - Instruction Capture = '1111111111111111111111111111111111111111111111111111111111111111111111111111 111111111111111111111101' INFO:iMPACT:1207 - Expected Capture = '10101010101010101010101010101010101010101010101010XXXXXXXXXXXXXX01XXXXXXXXXX XXXX01XXXXXXXXXXXX011101' INFO:iMPACT:2130 - Boundary-scan chain test failed . Please check tdi->tdo connection between device:'3' ( 'XC4VFX140') and device:'4' ( 'IDT72T18125'). A problem may exist in the hardware configuration. Check that the cable, scan chain, and power connections are intact, that the specified scan chain configuration matches the actual hardware, and that the power supply is adequate and delivering the correct voltage. Если запускать тест с одним только неизвестным устройством - импакт вылетает)) При попытке чтения DeviceID любого из добавленных вручную устройств получаю следующее: INFO:iMPACT - Current time: 13.12.2013 9:02:34 // *** BATCH CMD : ReadIdcode -p 3 INFO:iMPACT:583 - '3': The idcode read from the device does not match the idcode in the bsdl File. INFO:iMPACT:1578 - '3': Device IDCODE : 00001111111111111111111111111111 INFO:iMPACT:1579 - '3': Expected IDCODE: 00000001111100010100000010010011 Похоже, что физически цепочка жива, но какое-то из устройств явно валяет дурака.
  19. Подтяжка TRST и MRS к питанию через 4к не помогла(((
  20. Частоту уже понижал до 750 KHz, дальше некуда :rolleyes: , ФИФО должно на 10 МГц работать, а связка память+плис на прошлой плате без проблем работала и на более высоких. Импульсы смотрел, форма нормальная, завалов и прочих бяк не обнаружено. Плату отдал на доработку. Может заработает)
  21. У ПЛИС и FIFO BGA корпуса, и все соединения выполнены во внутренних слоях. Сейчас посмотрю на тему подпайки к переходному отверстию.
  22. Уже была такая мысль, посмотрел схему, там TRST соединен с MRS и подключен к выводу ПЛИС без всяких утяжек, т.е. по идеи на нем Z. Пробовал через импакт подать последовательность 5 TCK при TMS=1. Не помогло. А соединение между всеми вывода разработчик заботливо упрятал во внутренние слои(((
  23. Спасибо за очень ценное замечание. Но разработчик платы не я, хотя и сам бы мог об этом не подумать. Тест не проходит ERROR:iMPACT - Bsdl reader is not available for device 1. The bsdl for device 'unknown' is out of date. Please check your installation. Снятие осциллограммы на пине TDO разъема JTAG (это как раз выход TDI FIFO) показало следующие, переход из 1 в 0, затем несколько коротких посылок, пауза в ~50мс (JTAG 1.5 МГц), затем еще посылка и переход в 1. Посылки сопровождались импульсами на TCK.
  24. Debugger-ом пока не копал, дело уже вечером было, а сейчас плата на работе. Первым делом пытался найти ошибки подключения, так как плата только со сборки... Но завтра утром сразу посмотрю.
  25. Всем привет! Столкнулся с такой проблемой: есть плата на присутствует следующая цепочка XCF32 -> Virtex-4 FX140 -> IDT72T18125 (FIFO). Соединенны правильно) Подключаю Xilinx USB Platform Cabel II, запускаю iMPACT 13.3, пытаюсь инициализировать цепочку и вместо ожидаемых устройств получаю Unknow Bypass... Кто-нибудь сталкивался с похожими проблемами? Хотел добавить, что на предыдущей реализации платы FIFO в цепочке отсутствовало, так что валю все на него, но возможности его закоротить нет, к сожалению, только выпаять, а это не желательно.