umarsohod

Поведение "altera_onchip_flash_block" очень похоже на поведение "ALT_UFM_NONE" для MaxII, почитайте на него документацию. Но я разбирался только с тем , что мне было нужно. Младший бит "ardin" действительно похож на вход сдвигового регистра адреса, но какой длинны этот регистр неизвестно . Я задвигаю 512 нулей "впрок".И данные действительно начинаются не сначала. К модулю есть параметр "ADDR_RANGE1_OFFSET(512)", но его изменить у меня не получилось.

Я думаю, вы что-то неправильно пробуете. Почитайте внимательно ворнинги компилятора.

Вам для какой цели это нужно? Если просто все подряд прочитать, можно так - https://github.com/marsohod4you/M02mini/blob/master/forth_j1/ufmr.v

У нас пару раз была похожая проблема, но в чем причина не знаю. https://marsohod.org/forum/7-mbftdi/4783-mbftdi-i-signaltap-oshibka

Если "sof" загружается нормально, то оборудование работает. Другой проект не пробовали?

Когдато давно, соединял две CPLD сдедующим образом : передача одного бита происходила за 3 цикла, сначала "1" затем, собственно один бит данных, затем "0". На приемной стороне этот поток подавался на вход "D" триггера, а на клок этот-же поток, только задержанный на 1.5 цикла. Таким образом при тактовой в 200Мгц, скорость обмена была 66 мегабит. 10LP в "DDR" -режиме может работать на 800 Мгц, и таким способом можно получить скорость 260 мбит. Если на приемной стороне есть свободный PLL, то можно передавать 2 бита за 5 циклов и получить скорость 320 мбит.

Нет энтера после endmodule , он синим должен быть.

У них одинаковый DEVCE ID. А на счет таймингов, с3 из этой компании самый быстрый.

На одну и ту-же плату ставим EP3C10E144C8N и EP4CE6E22C8N, все работает.(если помещается) С 10LP та-же история, я уже пробовал под него компилировать а зашивать в 3, то-же работает.

Можно компилировать под 4 а заливать в 3, битстрим подходит. Но у 4 IO пинов чють меньше, некоторые пины использовать не получится.

Нужно придумать свою валюту, что-бы майнилась только на FPGA. Был-бы хороший толчек отрасли, ато ПЛИСы в развитии как-то подзастряли.

Что за чип? Если в QFP, попробовать "exposed pad" пропаять.

В программаторе стоит преобразователь уровней. Для него нужно питание. Посмотрите на сделано тех платах, которые программируются, или поищите цоколевку разъема. UPD

Попробуйте запустить "JTAG Chain Debugger", но, что-то у меня плохое предчувствие. Питание для преобразователей на разъеме есть?

Что за программатор?Другие чипы им шъются. Провода между программатором и чипом есть?Какой длинны?

Плохо искали 1. В "Assigment Editor" все есть. 2. Ручками в файле *.qsf set_instance_assignment -name WEAK_PULL_UP_RESISTOR ON -to key1 3.Непосредственно в тексте на верилоге: (* Altera_attribute = "-name WEAK_PULL_UP_RESISTOR ON -to key1" *)

У несконфигурированного чипа пины в "Z". Дефект монтажа, ошибки в разводке, или неисправен чип.

Тогда с самого начала. Что у вас за плата? насколько я понимаю, отдельного разъема для программирования флзшки (AS) у вас нет и вы пытаетесь прочесть через JTAG. Для этого в чип должен быть загружен проект, в котором есть альтеровская мегафункция "SFL". Такой проект есть в составе квартуса, но у него все неиспользуемые пины установлены в "0", если это вас не устраивает, сделайте его сами, установив в настройках проэкта "все пины в тристейт." Загружаете этот проект в чип, затем откройте файл расширением *.jic убираете галочку в строке где "Facтору Default..." что-бы эта "фактори" пропала. Ставие галочку на "examine" и жмете старт. И не забудьте убрать галочку с "Програм" а то затрете флэшку. Если у вас нет *.jic то как его сделать - https://marsohod.org/11-blog/261-sfl

А "examine" выполняется?

Нажать курсором на строчку, где "...EPCS...", что-бы она стала синяя.

Просто из любопытства, что будет-то?

Я думаю, что все будет нормально если в этом банке нет конфигурационных пинов(JTAG,MSEL и т.д) Если есть, то нужно смотреть что за пины , и что будет, если при старте они в "0".

В максе их нет. У меня на каждую пару было три резистора на 150ом. Два с каждой линии на 3.3в, один между линиями. Не претендую на академическую правильность такой схемы, но у меня работало.

Для клока нужна диф-пара, которую можно завести на вход PLL, а для сигналов, наверное, любые диф-пары. Режим ставил LVDS, другого, для диф-пар, в максе нет.

Когда-то , в познавательных целях, изучал, на что способен MAX10. Пропускал DVI-сигнал на Марсоходе3 "насквозь". Подключал только две пары, клок и синий. Клок подавал на PLL, синий фиксировал в триггере, и соответственно, все это выводил на HDMI-разъем. только синий размножал на все три пары. На выходе получалось черно-белое изображение. Максимум, что удалось пропустить -1280х1024 с пиксель-клоком 108Мгц. Никаких буферов не ставил, насколько помню,было только 6 резисторов.