Jump to content

    

likeasm

Участник
  • Content Count

    213
  • Joined

  • Last visited

Everything posted by likeasm


  1. Я вам советую сделать частотомер внутри ПЛИС и подключить его к клоковым ресурсам фабрики. Просто в момент подачи сброса на внешнюю PLL, клок от неё гулял +/- 100MHz на таком частотомере. Что там реально на выходе PLL, я не анализировал. Если прикинуть, что такая же муть летит к вам в ПЛИС на dbg_hub, то ничего хорошего не будет.
  2. 3GHz похоже не помещается в разрядную сетку integer, убавьте до 300MHz.
  3. У меня ушла, после добавления в проект ddr4 mig с частотой в 300Mhz. dbg_hub сам зацепил эту частоту на себя, и проблема ушла. Попробуйте прописать хуже не будет.
  4. ILA подключаются через некий dbg_hub, посмотрите после синтеза какая частота на него заведена. Я на него завёл стабильну частоту от генератора в 300Mhz и проблема исчезла.
  5. https://github.com/analogdevicesinc/hdl тут есть бесплатные библиотеки JESD и примеры проектов от AD. Если порыть тут https://github.com/analogdevicesinc/linux, то можно найти управляющие драйверы для linux от AD. sysref еще нужно правильно подать относительно времянок опоры, setup и hold никто не отменял, страницы 10, 11 AD9208BBPZ-3000.pdf
  6. Поднять питание ядра и жидкий азот для охлаждения пробовали?
  7. В качестве импортозамещения могу посоветовать поискать диссертацию Когновицкого Олега Станиславовича. Теория, методы и алгоритмы решения задач в телекоммуникациях на основе двойственного базиса и рекуррентных последовательностей.
  8. У fft выход будет fix20_19, у cordic вход fix20_18. Вам надо будет арифметический сдвиг сделать на разряд вправо.
  9. БМК наше все Не помню на сколько миллионов вентилей предлагали БМК, но цена была не меньше рубля за вентиль.
  10. xilinx fft работает с комплексными числами, хотите увидеть магнитуду, тогда либо вычисляйте sqrt(I^2 + Q^2), либо используйте ядро cordic в режиме трансляции I + Q => Mag + Phase. Для симуляции можно использовать цепочку из ядер DDS => FFT => Cordic
  11. Язык не имеет значения, Формат с фиксированной точной, старший 14 бит знаковый(Signed), 13 оставшихся бит дробная часть (Fractional Bits).
  12. У меня этот чип заливается по SPI при даже при PDWN=1, хотя это не логично.
  13. ad9680_spi_write(spi, 0x000, 0x81); // RESET mdelay(5); ad9680_spi_write(spi, 0x001, 0x01); // RESET mdelay(1); это от сюда https://github.com/analogdevicesinc/linux/blob/5aa17b17e38993387ccc343daaf11388a12d7cdc/drivers/iio/adc/ad9680.c
  14. 1. Попробуйте FIR симулировать в связке с DDS, может там чего-то отловите. 2. У вас 30 бит выходные данные, старшие разряды не потеряли?
  15. Мы физику от брали от Xilinx, а логику от Analog Devices. Совладать с физикой от Analog Devices не получилось быстро, а потом это стало не надо уже. Посмотрите модуль управления физикой у нас он назывался axi_adxcvr, там были параметры Out Clk Sel, Qpll Enable, Sys Clk Sel, может это вам поможет.
  16. Спасибо! Дело не только в dbg_hub, сам ila тоже отваливается. На другой клок не получится, принимаю данные от АЦП через GTH, а дальше на JESD. Мыль про fifo проскакивала, но мне казалось, что должен быть механизм перезапуска ila из vivado. Буду городить фифо.
  17. Доброе утро! Работаю на Vivado 19.1 с xilinx ku115. Использую несколько ila для отладки проекта. После прошивки проекта не определяются анализаторы. Раскопал, что dbg_hub у меня цепляется к clock'у 250Mhz от внешней PLL, данный clock при старте ПЛИС отсутствует. При подачи clock'а и выполнения команды Refresh Device, анализаторы не всегда определяются. Также вылетает ошибка [Labtools 27-3428] Ila core [hw_ila_4] clock has stopped. Unable to arm ILA core. Лечится реконфигурацией ПЛИС. Есть ли способ оживить или перегрузить анализаторы менее радикальным способом?
  18. В лампочке ise, для spartan6 есть аппаратный примитив startup и него можно дернуть как раз тот самый клок, но он очень не качественный.
  19. Разобрался, в самописной библиотеке был данный параметр.
  20. Не могу установить параметры глобального сброса для сброса триггеров в симуляции modelsim, куда прописать нужно два параметра INIT_REGS и GLOBAL_RST_TIME?