ilya79

Kомпания «Радиокомп» http://www.radiocomp.ru Обязанности: Разработка систем цифровой обработки на ПЛИС (фильтры, демодуляторы, интерфейсные модули). В основном ПЛИС Xilinx, среда разработки - Vivado. Разработка модулей интерфейсов Ethernet, SPI, I2C. Разработка модулей взаимодействия с АЦП/ЦАП, трансиверами AD9361/AD9364. Требования к образованию: Высшее образование (радиотехника/электроника). Требования к опыту работы: Опыт работы от 0.5 года( рассматриваются также выпускники профильных вузов без опыта работы); Желательно(но не обязательно): 1. C/C++. 2. MatLab. 3. Опыт реализации ЦОС на ПЛИС. 4. Опыт работы с Ethernet. 5. Опыт написания несложных приложений для взаимодействия с аппаратной частью (через переходники usb<->uart). Условия: Официальное трудоустройство (согласно ТК РФ); 100% белая заработная плата; Годовая премия; Офис расположен; м. Текстильщики; Оплачиваемый отпуск 28 календарных дней; График работы: 5/2 полная занятость Заработная плата: 85 000- 150 000 рублей после вычета налогов (в зависимости от опыта). Для связи: [email protected]

https://dropmefiles.com/UsOGU

Требуется FPGA - разработчик. Место работы: г. Москва, МТУСИ м. Авиамоторная д.8 Из обязательных требований: 1. Verilog или SystemVerilog. Желательно (но не обязательно) : 1. C/C++. 2. MatLab. 3. Опыт реализации ЦОС на ПЛИС. 4. Опыт работы с Ethernet. 5. Опыт написания несложных приложений для взаимодействия с аппаратной частью (через переходники usb<->uart). Характер выполняемой работы: 1. Разработка систем цифровой обработки на ПЛИС (фильтры, демодуляторы, декодеры LDPC, декодеры турбо-кодов). 2. Работа с интерфейсами PCIE, Ethernet. 3. Работа с AD9361. Варианты удаленной работы не рассматриваются. Рассматриваются кандидаты и без опыта работы с ПЛИС. Возможна работа для студентов старших курсов (начиная с 3 курса). Зарплата от 60 (без опыта) до 150 тыс. руб. на руки (в зависимости от опыта). Испытательный срок 3-месяца. Для связи- [email protected]

Добрый день! Требуется разработать усилитель мощности (Pвых~8 Вт) на диапазон 4400-4800 МГц. Уровень входного сигнала 0 dBm. Желательно использовать TIM4450-8UL(FLM4450-8F) или аналогичный GaAs, в качестве предусилителя что-то вроде sza-5044. Система с временным разделением, необходимо предусмотреть коммутацию прием/передача. Предложения просьба писать в личку.

Требуется FPGA - разработчик Место работы: г. Москва, НИЧ МТУСИ м. Авиамоторная 8. Из обязательных требований: 1. Verilog или SystemVerilog. Желательно (но не обязательно) : 1. C/C++. 2. MatLab. 3. Опыт реализации ЦОС на ПЛИС. 4. Опыт работы с PCIE. 5. Опыт написания несложных приложений для взаимодействия с аппаратной частью (через переходники usb<->uart). Характер выполняемой работы: 1. Разработка систем цифровой обработки на ПЛИС (фильтры, демодуляторы, декодеры LDPC, декодеры турбо-кодов). 2. Работа с интерфейсами PCIE, Ethernet. 3. Работа с Zynq Ultrascale+. 4. Работа с AD9371/AD9361. Варианты удаленной работы не рассматриваются, только полная занятость. Рассматриваются кандидаты и без опыта работы с ПЛИС. Зарплата от 70 тыс. руб. на руки без опыта, от 100 т.р. и выше при наличии. Испытательный срок 3-месяца. Для связи- [email protected]

Спасибо всем откликнувшимся! Разработчик найден. Вакансия закрыта.

Актуально.

des333 сделал абсолютно справедливые замечания. Поднимать что-то за 3 месяца не нужно. Не разумно ставить нового человека в проект который скоро сдавать. Испытательный срок нужен чтобы понять что человек реально может (на деле, а не на словах). Критическую и сложную задачу в проекте естественно новому человеку никто не даст.

Да. Обратите внимание что это- "Характер выполняемой работы:". Требования к кандидату минимальные+"Рассматриваются кандидаты и без опыта работы с ПЛИС". Фактически выпускник ВУЗа без опыта работы. Т.е. есть возможность научиться делать "фильтры, демодуляторы, декодеры LDPC, декодеры турбо-кодов,PCIE, Ethernet" получая при этом зарплату от 60 т.р.

Требуется FPGA - разработчик Место работы: г. Москва, МТУСИ м. Авиамоторная Из обязательных требований: 1. Verilog или SystemVerilog. Желательно : 1. C/C++. 2. MatLab. 3. Опыт реализации ЦОС на ПЛИС. 4. Опыт работы с PCIE. 5. Опыт написания несложных приложений для взаимодействия с аппаратной частью (через переходники usb<->uart). Характер выполняемой работы: 1. Разработка систем цифровой обработки на ПЛИС (фильтры, демодуляторы, декодеры LDPC, декодеры турбо-кодов). 2. Работа с интерфейсами PCIE, Ethernet. Варианты удаленной работы не рассматриваются, только полная занятость. Рассматриваются кандидаты и без опыта работы с ПЛИС. Зарплата от 60 до 100 тыс. руб. на руки (в зависимости от опыта). Испытательный срок 3-месяца. Для связи- [email protected]

Требуется FPGA - разработчик Место работы: г. Москва, МТУСИ м. Авиамоторная Из обязательных требований: 1. Verilog или SystemVerilog. Желательно : 1. C/C++. 2. MatLab. 3. Опыт реализации ЦОС на ПЛИС. 4. Опыт работы с PCIE. 5. Опыт написания несложных приложений для взаимодействия с аппаратной частью (через переходники usb<->uart). Характер выполняемой работы: 1. Разработка систем цифровой обработки на ПЛИС (фильтры, демодуляторы, декодеры LDPC, декодеры турбо-кодов). 2. Работа с интерфейсами PCIE, Ethernet. Варианты удаленной работы не рассматриваются, только полная занятость. Рассматриваются кандидаты и без опыта работы с ПЛИС. Зарплата от 60 до 100 тыс. руб. на руки (в зависимости от опыта). Испытательный срок 3-месяца. Для связи- [email protected]

Если подозрение на Vivado то Flood правильно вам предложил проверить модель после синтеза. Если там все ок то у вас либо времянка не проходит либо проблемы с аппаратной частью или тактами.

Интересно было бы в Chipscope вывести и сигналы serv_val_line(всю шину, она похоже в srl при вашем описании не map-ится) и ireset и iclken. Вы пытаетесь размножить сигнал ival на 4 такта? Ну или я не правильно понял что не так работает.

А вам точно нужен асинхронный сброс? Тут в конце https://forums.xilinx.com/t5/7-Series-FPGAs...set/td-p/473746 есть рекомендация по асинхронному сбросу

Без модели нелинейного усилителя и оценки TD (Total Degradation)= потери Eb/N0+потерии OBO, наверное не корректный вывод. Посмотрите тут http://jwcn.eurasipjournals.springeropen.c...7-1499-2012-317 Выигрыш APSK-16 относительно QAM-16 ~ (2дБ-0.6дБ)=1.4 при OBO 3 дБ (рис. 7 в статье) . Вы учитываете что оптимальное отношение радиусов колец для APSK разное для разных кодовых скоростей? В статье цифры для некодированой передачи. Применение хорошего кода снизит разницу до 0.6-0.7 дБ .

glbl: Если это базовый код для C2 в CCSDS, то в CCSDS 131.1-O-2 в приложении A есть матрица генератор.

Если SDR на Zedboard делать, AD-FMCOMMS1-EBZ вам не подойдет ?

Если выход канала неквантованный то это BI-AWGN capacity. Lin Costello Error control coding 2nd edition стр. 20 . Саму книгу можно найти через libgen info.

Правильно ли я понял что вы не используете multistage decoder (декодирование составных кодов с мягкими решениями с последующей передачей их другим декодерам) см рис 5 в (tait.e-technik.uni-ulm.de/~baum/research/ofdm_workshop00.ps)? Если да то большого выигрыша от такой схемы наверное не будет.

Посмотрел ваш код, похоже у вас кодируються все точки созвездия без учета разной степени защищенности бит в точках созвездия. Возможно если вы сделаете как написал des00 (1. ИМХО для скорости 1/2 самое то в паре старший бит передавать как есть, а младший кодировать. ) или как делают тут (tait.e-technik.uni-ulm.de/~baum/research/ofdm_workshop00.ps) ваша конструкция заведеться. "1+1+1/2+2/3=3.16 бит/символ откуда взято 1+1???" - Пока не посмотрел ваш код думал что у вас есть некодированые потоки бит (2 потока кодируються , 2 потока передаються без кодирования). "Rate_all=3,16/4,0=0,79 каким это образом кодавая скорость стала связана с модуляцией???" -в данном случае это скорость бит/символ модуляции 3,16-инф. бит 4.0-общее число бит в символе модуляции. "Спектральная эффективность — отношение скорости передачи данных к используемой полосе пропускания радиоканала. Всегда думал что это и есть определение спектральной эффективности" - так оно и есть, потенциально возможно передавать 4 бит в полосе 1 Гц в сек при использовании QAM-16. (http://en.wikipedia.org/wiki/Spectral_efficiency Example 3)

Не очень понятно где вы нашли Юлию ("Спосибо Юлия" ), но если по сути то: 1. спектральная эффективность -в моем понимании такая же как у всех (можно почитать у Прокиса или Скляра). Потенциально достижимая для QAM-16 4 бит/Гц (на реальных фильтрах конечно поменьше). 2. Rate_all = (rate1+rate2)/2 -может проблема в этой формуле? (0.5+0,667)/2=0,583 Если вы работаете с Multilevel Codes то суммарная скорость у вас 1+1+1/2+2/3=3.16 бит/символ (Гц). Или Rate_all=3,16/4,0=0,79. Или у вас нет потоков без кодирования? 3. Отображение кодированных потоков в сигнальные точки соответсвует оптимальным скоростям для данных точек (J. Huber and U. Wachsmann Capacities of equivalent channels in multilevel coding schemes)?

У вас что-то не так и с мягкими решениями. При QAM-16 и R=1/2 спектральная эффективность 2 бит/Гц т.е. соответсвует некодированной QPSK. Некодированная QPSK дает Pб=10^-5 при 9.6 дБ, выша система требует более 10 дБ. Посмотрите тут http://www.mathworks.com/help/comm/example...dulation-1.html может поможет.

"Если не сложно объясните термины что такое "пол ошибки" и РССС ? :) " PCCC- parallel concatenated convolutional codes. Можно посмотреть стандарты CCSDS, UMTS. Есть разновидность PCCC - DUO-BINARY (стандарт DVB-RCS, Wimax тоже кажеться). У PCCC присутствуют кодовые слова с "очень" малыми весами Хэмминга, их немного и при больших вероятностях ошибки они не сказываются, со снижением вероятности ошибки скорость спада кривой Pb(Eb/N0) меняет свой наклон и спадает очень медленно (со скоростью определяемой словами с малыми весами) это называют error floor (пол ошибки). Т.е. кривая Pb(Eb/N0) вместо "водопадной" становиться похожа на кочергу

des00-"на 200-400 не встречал пока %) если такие существуют то рано или поздно доберусь и до них " Посмотрите NASA.uplinkOrange.pdf http://www.google.ru/url?sa=t&rct=j&am...pPrbLm5c_MbkiNA . И блоковые турбо-коды (TPC) себя при таких размерах тоже прилично ведут. Если "пол ошибки" на уровне 10^-6...10^-7 не смущает, то PCCC при R<2/3 лучше всего при коротких блоках.

Все еще актуально.