Jump to content

    

Koluchiy

Свой
  • Content Count

    1016
  • Joined

  • Last visited

Everything posted by Koluchiy


  1. Пытаюсь редактировать IP-блок PLL в мегавизарде. Выдает ошибку, то-то там про библиотеки. Мегавизард не запускается.
  2. Под винду. В 18.0 невозможно редактировать параметры IP-блока PLL, только создавать заново. Есть ли этот баг в 18.1 Update 1?
  3. Граждане, а посоветуйте наиболее стабильно работающую версию Quartus STANDARD edition? 18.0, 18.1, 19.1 Cyclone V, Max 10.
  4. Насчет передаваемых данных каждый сам себе проверятор, а вот на тему целостности прошивки есть вполне себе штатные алгоритмы, проверяющие ее целостность. Можно их повключать и собирать статистику.
  5. Разработка high-speed платы

    Хозяин барин, но я бы такие вещи на аутсорс не отдавал. Только сотрудников в штат, и начинать с (сильно) более простых плат.
  6. Здравствуйте, уважаемые. Скажите, как в Quartus узнать статистику по logic levels (logic depth)? Желательно после синтеза, ну или хоть как-нибудь. Пока нашел только как узнать logic levels в Timing Analyser'е для каждого индивидуального пути (Path report). Но хотелось бы именно статистику по данному параметру, без влияния длин цепей и тд.. Всем заранее спасибо!
  7. Вот нашел, что с 19.3 ввели в Timing Analyzer команду report_logic_depth. Т.е. в более ранних версиях такой (или аналогичной) возможности нет?
  8. Блин, собирался написать, но чего-то забыл :-). Vivado 2019.1, Virtex Ultrascale+.
  9. Граждане, подскажите. Как на TCL проресетить FPGA? Т.е. сделать так, чтобы сконфигурированная FPGA была не сконфигурирована и, соответственно, совсем не работала. Нужно для снижения потребления/тепловыделения в случае аварий во время тестирования.
  10. Я тоже так хочу. Вот я и спрашиваю тех, кто знает - где настройка, которая позволяет это делать? Но у меня 18.2.
  11. Так приятно, когда тебе кто-то сочувствует :-). Какая связь схематика и текстового редактора? Что касается этих ваших Нотепадов, там тоже глюков к сожалению хватает.
  12. Забыл попросить обойтись без холиваров :). Моя тз состоит в том, чтобы использовать встроенный в среду редактор. Соответственно, вопрос про его настройки.
  13. Спасибо! Нашел чуть получше вариант: Reports-Report Design Analisys, будет табличка с некоторыми возможностями по сортировке (в моей 18.2, например, сортировка по logic levels не работает). ==================== Вопрос 2. Стандартный текстовый редактор Vivado не позволяет откатывать изменения файла после сохранения. Это как-то можно вылечить?
  14. Возможно, это будет работать с корректными констрейнами. Без констрейнов - не работает. Собственно, непонятно, причем тут тайминги и прочий fail - стоит чисто синтезная задача, выдать подробную статистику по результату этого синтеза.
  15. Здравствуйте, уважаемые. После годичного перерыва вернулся к Виваде. Не всё помню, а что-то наверное и не знал. Помогайте :). Всем заранее спасибо. Вопрос 1. Как после синтеза узнать путь с наибольшим количеством лутов? (logic levels) report_design_analysis без параметров дает табличку с распределением Logic Level Distribution, нужны конкретные пути с наибольшей задержкой.
  16. Вы и ТС - одно лицо? Или откуда знаете, чего он хотел? :) Очень жаль, что я Вас разочаровал... :( В следующий раз подробнее пишите, чего Вам надо - а то выспрашивать приходиццо :). В случае с ПЛИС довольно часто основная масса возможностей по оптимизации лежит в плоскости применения алгоритма к ПЛИС, а не доработке алгоритма. По крайней мере, я бы начал именно с этого, и скорее всего этого бы хватило для большинства задач. Когда читаешь от ТС про Е-функцию в 325 Кинтекс, первые мысли всегда о том, что дело не в доработке L-преобразования. Отсутствие задания реалистичных требований всегда плохо бьется со всем. В случае с ПЛИС, например, отсутствие задания частоты входных данных не позволяет понять, в сколько раз можно ускорить обработку за счет увеличения тактовой. Это зависит от стоящих требований. В моем случае нужно было минимизировать объем при относительно небольшой скорости поступления данных. Конвейер был бы избыточен.
  17. Не, я недогадливый. Расскажите, если не секретно. Если секретно - тогда не рассказывайте :). Ой как я не люблю такие постановки задач... Гораздо лучше, когда люди знают, что они хотят. Ладно, пара мыслей. 1. Стрибог - итерационный байт-ориентированный алгоритм, скармливать ему целиком строку и требовать сразу ответа - на мой взгляд, затея безнадежная. 2. Я бы пошел по пути распараллеливания с соответствующим увеличением латентности. Далее зависит от того, какая латентность устраивает. 1) Если латентность совсем не важна, наплодить ядер с последовательным расчетом (1 байт/такт, итерации последовательно). Каждое такое ядро занимает довольно небольшой объем, в большую микросхему их можно запихнуть много. Есть опыт реализации подобного ядра, если интересно - пишите в личку, поинтересуюсь у начальства по поводу возможности модернизации под Ваши нужды. 2) Если латентность не совсем не важна, хотя бы сделать расчет 1 итерации за 1 такт входных данных. Не знаю, во что это выльется, не пробовал. 3) Если с латентностью совсем никак, тогда только задирать рабочую частоту относительно частоты данных, и пытаться из этого как-то разбить расчет на итерации.
  18. Даже страшно подумать, чего Вы там обсчитываете, если на каждые 512 бит надо посчитать хэш в 512 бит, и всё это за 1 такт. Для такой ширины шины 200Мгц - это уже 100Г. Какая частота тактов?
  19. Вы хотите каждый такт иметь что? Хэш-сумму для всего файла? А зачем? Файл может быть большой и подать его целиком на логику может быть физически невозможно. Более того, бессмысленно желать вычислять Стрибога быстрее, чем загружаете этот самый файл. Так что, начинать надо с определения, какая "средняя" скорость поступления данных, и из нее уже решать, каким образом оптимизировать расчет. Естественно, всё это только в случае, если требования скорости расчета реально заданы, а не просто желание кинуть в логику известный пример на Си вообще без переделки под FPGA.
  20. Как ощущения-то? С 2019 вообще и .2 в частности.
  21. Возможностей для оптимизации масса, всё зависит от того, что хотите получить.
  22. Здравствуйте. Наткнулся на залежи микросхем, оставшихся от старых халтур. Продаю в хорошие руки с целью освобождения места. Дело было 10-15 лет назад, все микросхемы примерно тех лет выпуска. Буду потихоньку пополнять. Встречные предложения по ценам рассматриваются. 1. TL16C550CPFB - 50 штук по 80 рублей за штуку.
  23. Здравствуйте, уважаемые. Пробовал ли кто-нибудь работать с STM4 при помощи высокоскоростных приемопередатчиков CycloneV? В диапазон скоростей попадает, а вот как насчет джиттера и устойчивости к джиттеру? Список совместимостей у CycloneV короткий, STM4 там нет. Суппорт отвечает невнятное. Помогите, у кого есть практический опыт?
  24. Для АrriaV прямо указана в даташите совместимость. Для Циклона-5 не указана.